[Claims] フラクショナルＮ方式周波数シンセサイザ
【特許請求の範囲】
【請求項１】
フラクショナルＮ方式周波数シンセサイザにおける回路であって、当該回路が、
カスケード接続された第１、第２、第３フィルタ回路と、
デジタル・キャンセル・ロジック回路と、
を備え、
該デジタル・キャンセル・ロジック回路は、入力が前記第２フィルタ回路の出力に接続されている第１微分器と、カスケード接続された第２及び第３微分器とを備え、該第２微分器の入力は第３フィルタ回路の出力に接続されており、前記デジタル・キャンセル・ロジック回路は、さらにアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１フィルタ回路の出力と前記第１微分器の出力と前記第３微分器の出力に接続され、
前記第１フィルタ回路及び前記第２フィルタ回路の各々はシグマ・デルタ変調器として機能し、
前記第３フィルタ回路は、加算器、アナログ加算器及び遅延回路を備え、該遅延回路の入力は前記加算器の出力に接続され、前記遅延回路は複数の出力を有し、前記アナログ加算器が該複数の出力を結合することによりアナログ加算器出力信号を生成し、該出力信号は前記加算器の入力として供給され、前記遅延回路は、前記回路を表わす式に少なくとも1つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路。
【請求項２】
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力が前記第１フィルタの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、該量子化器の出力が前記第２フィルタに接続され、該第２フィルタの出力が前記アナログ加算器の入力に接続されており、
前記第２フィルタが、前記回路を表わす式に少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
What is claimed is: 1. In a fractional N frequency synthesizer, a circuit comprising: first, second and third filter circuits connected in cascade, a digital cancellation logic circuit comprising a first differentiator having an input connected to an output of the second filter circuit, second and third differentiators connected in cascade with the second differentiator having an input connected to an output of the third filter circuit and summer circuitry having inputs connected to the output of the first filter circuit, an output of the first differentiator and an output of the third differentiator; each of said first and second filter circuits functioning as a Sigma-Delta modulator; said third filter circuit comprising an adder, a summer and a delay circuit, an input of the delay circuit being connected to an output of the adder, said delay circuit having a plurality of outputs that are combined by said summer to form a summer output signal that is provided as an input to the adder, said delay circuit introducing at least one off-axis zero into an equation representative of said circuit.
2. In a fractional N frequency synthesizer, a circuit model comprising: a first summer; first and second filters, and a quantizer, an output of the first summer being connected to an input to the first filter and an output of the first filter being connected to an input to the quantizer, an output of the quantizer being connected to the second filter and an output of the second filter being connected to an input to the summer; where the second filter introduces at least one off-axis zero into an equation representative of said circuit.
「特表2005-505162およびWO2003028218より引用」
【請求項１】
フラクショナルＮ方式周波数シンセサイザにおける回路であって、当該回路が、
カスケード接続された第１、第２、第３フィルタ回路と、
デジタル・キャンセル・ロジック回路と、
を備え、
該デジタル・キャンセル・ロジック回路は、入力が前記第２フィルタ回路の出力に接続されている第１微分器と、カスケード接続された第２及び第３微分器とを備え、該第２微分器の入力は第３フィルタ回路の出力に接続されており、前記デジタル・キャンセル・ロジック回路は、さらにアナログ加算器回路を備え、該アナログ加算器回路の入力は前記第１フィルタ回路の出力と前記第１微分器の出力と前記第３微分器の出力に接続され、
前記第１フィルタ回路及び前記第２フィルタ回路の各々はシグマ・デルタ変調器として機能し、
前記第３フィルタ回路は、加算器、アナログ加算器及び遅延回路を備え、該遅延回路の入力は前記加算器の出力に接続され、前記遅延回路は複数の出力を有し、前記アナログ加算器が該複数の出力を結合することによりアナログ加算器出力信号を生成し、該出力信号は前記加算器の入力として供給され、前記遅延回路は、前記回路を表わす式に少なくとも1つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路。
【請求項２】
フラクショナルＮ方式周波数シンセサイザにおける回路モデルであって、当該回路モデルが、
第１アナログ加算器、
第１フィルタ及び第２フィルタ、並びに
量子化器
を備え、
前記第１アナログ加算器の出力が前記第１フィルタの入力に接続され、該第１フィルタの出力が前記量子化器への入力に接続され、該量子化器の出力が前記第２フィルタに接続され、該第２フィルタの出力が前記アナログ加算器の入力に接続されており、
前記第２フィルタが、前記回路を表わす式に少なくとも１つの軸外のゼロを導入する、フラクショナルＮ方式周波数シンセサイザにおける回路モデル。
What is claimed is: 1. In a fractional N frequency synthesizer, a circuit comprising: first, second and third filter circuits connected in cascade, a digital cancellation logic circuit comprising a first differentiator having an input connected to an output of the second filter circuit, second and third differentiators connected in cascade with the second differentiator having an input connected to an output of the third filter circuit and summer circuitry having inputs connected to the output of the first filter circuit, an output of the first differentiator and an output of the third differentiator; each of said first and second filter circuits functioning as a Sigma-Delta modulator; said third filter circuit comprising an adder, a summer and a delay circuit, an input of the delay circuit being connected to an output of the adder, said delay circuit having a plurality of outputs that are combined by said summer to form a summer output signal that is provided as an input to the adder, said delay circuit introducing at least one off-axis zero into an equation representative of said circuit.
2. In a fractional N frequency synthesizer, a circuit model comprising: a first summer; first and second filters, and a quantizer, an output of the first summer being connected to an input to the first filter and an output of the first filter being connected to an input to the quantizer, an output of the quantizer being connected to the second filter and an output of the second filter being connected to an input to the summer; where the second filter introduces at least one off-axis zero into an equation representative of said circuit.
「特表2005-505162およびWO2003028218より引用」
