[Claims] バックコンタクト太陽電池
【特許請求の範囲】
【請求項１】
第１の導電型の半導体材料を含み、第１の受光表面及び該第１の表面の反対側の第２の表面を有するウエハ；
ウエハの第１の表面の上に配置されている第１のパッシベーション層；
ウエハの第２の表面の上に配置されている第２のパッシベーション層；
ウエハの第２の表面の上に配置され、ウエハのものとは反対の導電型を有する点接触を含む第１の電気接点；
ウエハの第２の表面の上に配置され、第１の電気接点から電気的に分離されている点接触を含む第２の電気接点；
を含む太陽電池。
【請求項２】
半導体ウエハが、ドープされた結晶又は多結晶シリコンを含む、請求項１に記載の太陽電池。
【請求項３】
第１のパッシベーション層が、窒化ケイ素、水素化アモルファスシリコン、水素化微結晶シリコン、又はこれらの組み合わせを含む、請求項２に記載の太陽電池。
【請求項４】
第１のパッシベーション層が窒化ケイ素を含む、請求項３に記載の太陽電池。
【請求項５】
電気接点の点接触に隣接するエミッタ領域を含み、ここで点接触がウエハの表面に侵入している、請求項１に記載の太陽電池。
【請求項６】
電気接点の点接触に隣接するオーム領域を含み、ここで点接触がウエハの表面に侵入している、請求項１に記載の太陽電池。
【請求項７】
点接触の一つに近接する反転層を含む、請求項１に記載の太陽電池。
【請求項８】
点接触がレーザー照射によって形成される、請求項１に記載の太陽電池。
【請求項９】
接点の一つが、アンチモン、リン、又はこれらの組み合わせの１以上と合金化されたスズを含む、請求項１に記載の太陽電池。
【請求項１０】
ウエハが拡散距離を有し、ウエハの厚さに対する拡散距離の比が１．１より大きい、請求項１に記載の太陽電池。
【請求項１１】
第１の導電型を有し、第１の受光表面、及び該第１の表面の反対側の第２の表面を有する半導体ウエハから太陽電池を製造する方法であって、
ウエハの第１の表面の上に配置された第１のパッシベーション層を形成し；
ウエハの第２の表面の上に配置された第２のパッシベーション層を形成し；
第２のパッシベーション層の上に電気接点材料の第１の層を形成し；
電気接点材料の第１の層から第２のパッシベーション層を貫通してウエハ中へと、複数の点接触を形成し；
電気接点材料の第１の層中に第２のパッシベーション層を貫通して、複数の開口を形成し；
電気接点材料の第１の層の上で且つ複数の開口中に絶縁材料の層を形成して、充填された開口を形成し；
絶縁材料の層の上に電気接点材料の第２の層を形成し；
電気接点材料の第２の層から充填された開口を貫通してウエハ中へと、複数の点接触を形成する；
ことを含む上記方法。
【請求項１２】
点接触をレーザー照射によって形成する、請求項１１に記載の方法。
【請求項１３】
第１及び第２のパッシベーション層が窒化ケイ素を含む、請求項１に記載の方法。
【請求項１４】
電気接点の一つがスズを含む、請求項１に記載の方法。
【請求項１５】
半導体ウエハが、ドープされた結晶シリコン又は多結晶シリコンを含む、請求項１に記載の方法。
1. A photovoltaic cell comprising: a wafer comprising a semiconductor material of a first conductivity type, the wafer comprising a first light receiving surface and a second surface opposite the first surface; a first passivation layer positioned over the first surface of the wafer; a second passivation layer positioned over the second surface of the wafer; a first electrical contact comprising point contacts positioned over the second surface of the wafer and having a conductivity opposite to that of the wafer; a second electrical contact comprising point contacts and positioned over the second surface of the wafer and separated electrically from the first electrical contact.
2. The photovoltaic cell of Claim 1 wherein the semiconductor wafer comprises doped crystalline or multi-crystalline silicon.
3. The photovoltaic cell of Claim 2 wherein the first passivation layer comprises silicon nitride, hydrogenated amorphous silicon, hydrogenated microcrystalline silicon or a combination thereof.
4. The photovoltaic cell of Claim 3 wherein the first passivation layer comprises silicon nitride.
5. The photovoltaic cell of Claim 1 comprising emitter regions adjacent the point contacts of an electrical contact where the point contacts enter the surface of the wafer.
6. The photovoltaic cell of Claim 1 comprising ohmic regions adjacent the point contacts of an electrical contact where the point contacts enter the surface of the wafer.
7. The photovoltaic cell of Claim 1 comprising an inversion layer close to one of the point contacts.
8. The photovoltaic cell of Claim 1 wherein the point contacts are formed by laser firing.
9. The photovoltaic cell of Claim 1 wherein one of the contacts comprises tin alloyed with one or more of antimony, phosphorus, or a combination thereof.
10. The photovoltaic cell of claim 1 wherein the wafer has a diffusion length and the ratio of the diffusion length to the thickness of the wafer is greater than 1.1.
11. A process for making a photovoltaic cell from a semiconductor wafer of a first conductivity type and having a first, light receiving surface and a second surface opposite the first surface comprising: forming a first passivation layer positioned over the first surface of the wafer; forming a second passivation layer positioned over the second surface of the wafer; forming a first layer of electrical contact material over the second passivation layer; forming a plurality of point contacts from the first layer of electrical contact material through the second passivation layer and into the wafer; forming a plurality of openings in the first layer of electrical contact material and through the second passivation layer; forming a layer of insulation material over the first layer of electrical contact material and into the plurality of openings to form filled openings; forming a second layer of electrical contact material over the layer of insulation material, forming a plurality of point contacts from the second layer of electrical contact material through the filled openings and into the wafer.
12. The process of Claim 1 1 wherein the point contacts are formed by laser firing.
13. The process of Claim 1 wherein the first and second passivaton layers comprise silicon nitride.
14. The process of Claim 1 wherein one of the electrical contacts comprises tin.
15. The process of Claim 1 wherein the semiconductor wafer comprises doped crystalline silicon or multi-crystalline silicon.
「特表2009-520369およびWO2007126441より引用」
【請求項１】
第１の導電型の半導体材料を含み、第１の受光表面及び該第１の表面の反対側の第２の表面を有するウエハ；
ウエハの第１の表面の上に配置されている第１のパッシベーション層；
ウエハの第２の表面の上に配置されている第２のパッシベーション層；
ウエハの第２の表面の上に配置され、ウエハのものとは反対の導電型を有する点接触を含む第１の電気接点；
ウエハの第２の表面の上に配置され、第１の電気接点から電気的に分離されている点接触を含む第２の電気接点；
を含む太陽電池。
【請求項２】
半導体ウエハが、ドープされた結晶又は多結晶シリコンを含む、請求項１に記載の太陽電池。
【請求項３】
第１のパッシベーション層が、窒化ケイ素、水素化アモルファスシリコン、水素化微結晶シリコン、又はこれらの組み合わせを含む、請求項２に記載の太陽電池。
【請求項４】
第１のパッシベーション層が窒化ケイ素を含む、請求項３に記載の太陽電池。
【請求項５】
電気接点の点接触に隣接するエミッタ領域を含み、ここで点接触がウエハの表面に侵入している、請求項１に記載の太陽電池。
【請求項６】
電気接点の点接触に隣接するオーム領域を含み、ここで点接触がウエハの表面に侵入している、請求項１に記載の太陽電池。
【請求項７】
点接触の一つに近接する反転層を含む、請求項１に記載の太陽電池。
【請求項８】
点接触がレーザー照射によって形成される、請求項１に記載の太陽電池。
【請求項９】
接点の一つが、アンチモン、リン、又はこれらの組み合わせの１以上と合金化されたスズを含む、請求項１に記載の太陽電池。
【請求項１０】
ウエハが拡散距離を有し、ウエハの厚さに対する拡散距離の比が１．１より大きい、請求項１に記載の太陽電池。
【請求項１１】
第１の導電型を有し、第１の受光表面、及び該第１の表面の反対側の第２の表面を有する半導体ウエハから太陽電池を製造する方法であって、
ウエハの第１の表面の上に配置された第１のパッシベーション層を形成し；
ウエハの第２の表面の上に配置された第２のパッシベーション層を形成し；
第２のパッシベーション層の上に電気接点材料の第１の層を形成し；
電気接点材料の第１の層から第２のパッシベーション層を貫通してウエハ中へと、複数の点接触を形成し；
電気接点材料の第１の層中に第２のパッシベーション層を貫通して、複数の開口を形成し；
電気接点材料の第１の層の上で且つ複数の開口中に絶縁材料の層を形成して、充填された開口を形成し；
絶縁材料の層の上に電気接点材料の第２の層を形成し；
電気接点材料の第２の層から充填された開口を貫通してウエハ中へと、複数の点接触を形成する；
ことを含む上記方法。
【請求項１２】
点接触をレーザー照射によって形成する、請求項１１に記載の方法。
【請求項１３】
第１及び第２のパッシベーション層が窒化ケイ素を含む、請求項１に記載の方法。
【請求項１４】
電気接点の一つがスズを含む、請求項１に記載の方法。
【請求項１５】
半導体ウエハが、ドープされた結晶シリコン又は多結晶シリコンを含む、請求項１に記載の方法。
1. A photovoltaic cell comprising: a wafer comprising a semiconductor material of a first conductivity type, the wafer comprising a first light receiving surface and a second surface opposite the first surface; a first passivation layer positioned over the first surface of the wafer; a second passivation layer positioned over the second surface of the wafer; a first electrical contact comprising point contacts positioned over the second surface of the wafer and having a conductivity opposite to that of the wafer; a second electrical contact comprising point contacts and positioned over the second surface of the wafer and separated electrically from the first electrical contact.
2. The photovoltaic cell of Claim 1 wherein the semiconductor wafer comprises doped crystalline or multi-crystalline silicon.
3. The photovoltaic cell of Claim 2 wherein the first passivation layer comprises silicon nitride, hydrogenated amorphous silicon, hydrogenated microcrystalline silicon or a combination thereof.
4. The photovoltaic cell of Claim 3 wherein the first passivation layer comprises silicon nitride.
5. The photovoltaic cell of Claim 1 comprising emitter regions adjacent the point contacts of an electrical contact where the point contacts enter the surface of the wafer.
6. The photovoltaic cell of Claim 1 comprising ohmic regions adjacent the point contacts of an electrical contact where the point contacts enter the surface of the wafer.
7. The photovoltaic cell of Claim 1 comprising an inversion layer close to one of the point contacts.
8. The photovoltaic cell of Claim 1 wherein the point contacts are formed by laser firing.
9. The photovoltaic cell of Claim 1 wherein one of the contacts comprises tin alloyed with one or more of antimony, phosphorus, or a combination thereof.
10. The photovoltaic cell of claim 1 wherein the wafer has a diffusion length and the ratio of the diffusion length to the thickness of the wafer is greater than 1.1.
11. A process for making a photovoltaic cell from a semiconductor wafer of a first conductivity type and having a first, light receiving surface and a second surface opposite the first surface comprising: forming a first passivation layer positioned over the first surface of the wafer; forming a second passivation layer positioned over the second surface of the wafer; forming a first layer of electrical contact material over the second passivation layer; forming a plurality of point contacts from the first layer of electrical contact material through the second passivation layer and into the wafer; forming a plurality of openings in the first layer of electrical contact material and through the second passivation layer; forming a layer of insulation material over the first layer of electrical contact material and into the plurality of openings to form filled openings; forming a second layer of electrical contact material over the layer of insulation material, forming a plurality of point contacts from the second layer of electrical contact material through the filled openings and into the wafer.
12. The process of Claim 1 1 wherein the point contacts are formed by laser firing.
13. The process of Claim 1 wherein the first and second passivaton layers comprise silicon nitride.
14. The process of Claim 1 wherein one of the electrical contacts comprises tin.
15. The process of Claim 1 wherein the semiconductor wafer comprises doped crystalline silicon or multi-crystalline silicon.
「特表2009-520369およびWO2007126441より引用」
バックコンタクト太陽電池
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００５年１２月１６日出願の米国仮特許出願６０／７５１，１６８の利益を主張する。
本発明は、新規な太陽電池に関する。より詳しくは、本発明は、光エネルギー、特に太陽エネルギーを電気エネルギーに変換するのに非常に効率的であり、裏表面上に電気接点を有する太陽電池に関する。本発明は、また、かかる電池を製造する方法にも関する。
【背景技術】
【０００２】
太陽電池の最も重要な特性の一つは、太陽からの光エネルギーを電気エネルギーに変換するその効率である。他の重要な特性は、大規模製造プロセスに適用できる方法でかかる電池を製造する能力である。而して、当該技術においては、光エネルギーを電気エネルギーに変換する太陽電池の効率を向上させるだけでなく、安全で環境的に適合しうる大規模製造プロセスを用いてそれらを製造するために、努力が続けられている。
【０００３】
太陽電池は種々の半導体材料から製造することができるが、妥当なコストで容易に入手することができるために、且つ太陽電池を製造するのに用いるための電気的、物理的及び化学的特性の適当なバランスを有しているために、シリコンが一般に用いられる。選択された半導体材料としてシリコンを用いて太陽電池を製造する典型的な方法においては、シリコンに、正又は負のいずれかの導電型のドーパントをドープし、単結晶シリコンのインゴットに形成するか、又は当該技術において多結晶シリコンと呼ばれているもののブロック又は「ブリック」に成形し、これらのインゴット又はブロックを、当該技術において公知の種々のスライス又はソーイング方法によってウエハとも呼ばれる薄い基材に切断する。これらのウエハを用いて太陽電池を製造する。しかしながら、これらは、太陽電池を製造するための好適な半導体ウエハを得るのに用いられる唯一の方法ではない。
【０００４】
慣例により、正の導電型は通常「ｐ」又は「ｐ型」と表され、負の導電型は「ｎ」又は「ｎ型」と表される。したがって、「ｐ」と「ｎ」とは、反対の導電型である。
ウエハが太陽電池に形成された際に入射光に面するように意図されたウエハの表面は、本明細書において前面又は前表面と呼び、前面と反対側のウエハの表面は、本明細書において裏面又は裏表面と呼ぶ。
【０００５】
例えば、ｐ型シリコンウエハを用いて太陽電池を製造する典型的で一般的な方法においては、ウエハを好適なｎ−ドーパントに曝露して、ウエハの前面又は受光面上にエミッタ層及びｐ−ｎ接合を形成する。典型的には、ｎ型層又はエミッタ層は、まず、化学析出又は物理析出のような当該技術において通常用いられている技術を用いて、ｐ型ウエハの前表面の上にｎ−ドーパントを堆積し、かかる堆積の後に、ｎ−ドーパント、例えばリンを、シリコンウエハの前表面中に打ち込んで、ｎ−ドーパントをウエハ表面中に更に拡散させる。この「打ち込み」工程は、通常、ウエハを高温に曝露することによって行われる。これによって、ｎ型層とｐ型シリコンウエハ基材との間の境界領域においてｐ−ｎ接合が形成される。ウエハ表面は、リン又は他のドーピングを行ってエミッタ層を形成する前に、テクスチャ加工することができる。
【０００６】
ｐ−ｎ接合を光エネルギーに曝露することによって生成する電位を用いるために、太陽電池には、通常、ウエハの前面上の導電性の前面電気接点、及びウエハの裏面上の導電性の裏面電気接点が与えられている。かかる接点は、通常、１種類以上の高度に導電性の金属でできており、したがって通常は不透明である。前面接点は、太陽電池の太陽又は他の光エネルギー源に面する側の上に配されているので、前面接点は、電池の前表面の可能な限り少ない面積を占め、それにも拘わらず電池と相互作用する入射光によって生成する電荷を捕捉することが、一般に望ましい。前面接点は、接点によって被覆又は遮蔽される電池の前表面の面積が最小になるように施されるが、それでもなお、前面接点は、それがなければ電気エネルギーを生成するのに用いることができる太陽電池の表面積の量を減少させる。上記の方法は、また、多数の高温処理工程を用いて太陽電池を形成している。高温を用いると、太陽電池を製造するのに必要な時間の量が増大し、エネルギーを消費し、高価な高温炉、又は高温で太陽電池を処理するための他の装置を使用することが必要になる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
発明の概略：
従って、当該技術においては、高い効率を有し、大規模製造法を用いて、且つ好ましくは高温処理工程を用いないか、或いは少なくとも最小の高温処理工程を用いる方法によって製造することができ、電池が、効率を増大するために、ウエハの前面又は前表面上に電気接点を有さず、それによって光を電流に変換するための電池の前表面の利用可能な領域が最大になっている太陽電池が必要とされている。本発明は、かかる太陽電池を提供する。本発明の太陽電池を用いて、太陽電池を太陽に曝露することによって電気エネルギーを効率的に生成することができる。
【課題を解決するための手段】
【０００８】
本発明は、第１の導電型の半導体材料、第１の受光表面、及び第１の表面の反対側の第２の表面を含むウエハ；ウエハの第１の表面の上に配置されている第１のパッシベーション層；ウエハの第２の表面の上に配置され、ウエハのものとは反対の導電型を有する点接触を含む第１の電気接点；ウエハの第２の表面の上に配置され、第１の電気接点から電気的に分離されており、ウエハのものと同じ導電型を有する点接触を含む第２の電気接点；を含む太陽電池に関する。
【０００９】
本発明は、また、かかる太陽電池の製造方法にも関する。
【発明を実施するための最良の形態】
【００１０】
発明の詳細な説明：
太陽電池を製造するための本発明方法において有用な半導体ウエハは、好ましくはシリコンを含み、通常、薄い平坦な形状の形態である。シリコンは、所望の場合には、１種類以上の半導体材料、例えばゲルマニウムのような１種類以上の更なる材料を含むことができる。ｐ型ウエハに関しては、ホウ素がｐ型ドーパントとして広く用いられているが、他のｐ型ドーパント、例えばアルミニウム、ガリウム、又はインジウムもまた十分である。ホウ素が好ましいｐ型ドーパントである。かかるドーパントの組み合わせもまた好適である。而して、ｐ型ウエハに関するドーパントは、例えば、ホウ素、アルミニウム、ガリウム、又はインジウムの１以上を含むことができ、好ましくはホウ素を含む。ｎ型シリコンウエハを用いる場合には、ドーパントは、例えば、リン、ヒ素、アンチモン、又はビスマスの１以上であってよい。好適なウエハは、通常、単結晶シリコンのインゴットのようなシリコンインゴットをスライス又はソーイングして、所謂チョクラルスキー（Ｃｚ）シリコンウエハのような単結晶ウエハを形成することによって得られる。好適なウエハは、また、成形された多結晶シリコンのブロックをスライス又はソーイングすることによっても製造することができる。シリコンウエハは、また、端面画定膜供給成長法（Edge-defined Film-fed Growth technology, ＥＦＧ）又は同様の方法のようなプロセスを用いて溶融シリコンから垂直に引き上げることもできる。ウエハは任意の形状であってよいが、ウエハは、通常は、円形、正方形、又は擬正方形の形状である。「擬正方形」とは、通常は丸みのある角部を有するほぼ正方形形状のウエハを意味する。本発明の太陽電池において用いるウエハは、好適には薄いものである。例えば、本発明において有用なウエハは、厚さ約１０ミクロン〜厚さ約３００ミクロンであってよい。例えば、それらは厚さ約１０ミクロン〜約２００ミクロンであってよい。それらは、厚さ約１０ミクロン〜約３０ミクロンであってよい。円形の場合には、ウエハは、約１００〜約１８０ｍｍ、例えば１０２〜１７８ｍｍの直径を有することができる。正方形又は擬正方形の場合には、約１００ｍｍ〜約１５０ｍｍの幅を有することができ、約１２７〜約１７８ｍｍの直径を有する丸みのある角部を有することができる。本発明方法において有用なウエハ、及びしたがって本発明方法によって製造される太陽電池は、例えば、約１００〜約２５０ｃｍ2の表面積を有することができる。本発明方法において有用な第１のドーパントでドープされたウエハは、約０．１〜約２０オーム・ｃｍ、通常は約０．５〜約５．０オーム・ｃｍの抵抗率を有することができる。
【００１１】
本発明の太陽電池において用いるウエハは、好ましくは、ウエハ厚さ（ｔ）よりも大きな拡散距離（Ｌp）を有する。例えば、ｔに対するＬpの比は、好適には１より大きい。これは、例えば、約１．１より大きくてよく、或いは約２よりも大きくてよい。この比は約３以下又はそれより大きくてもよい。拡散距離は、少数キャリア（例えばｐ型材料における電子）が多数キャリア（ｐ型材料における正孔）と再結合する前に拡散できる平均距離である。Ｌpは、関係式：Ｌp＝（Ｄτ）1/2（式中、Ｄは拡散定数である）によって少数キャリア寿命τと相関する。拡散距離は、光子線誘導電流法又は表面光電圧法のような多数の技術によって測定することができる。例えば、どのようにして拡散距離を測定できるかが記載されている、A. Fahrenbruch及びR. Bubeによる”Fundamentals of Solar Cells”, Academic Press, 1983, p.90-102（参照として本明細書中に包含する）を参照。
【００１２】
本明細書において用いるウエハという用語は、記載した方法によって、特に単結晶又は多結晶シリコンのインゴット又はブロックをソーイング又は切断することによって得られるウエハを包含するが、ウエハという用語は、また、本発明方法によって太陽電池を製造するのに有用な任意の他の好適な半導体基材又は層も包含することができることを理解すべきである。
【００１３】
ウエハの前表面は、好ましくはテクスチャ加工する。テクスチャ加工は、一般に、光吸収を増加することによって、得られる太陽電池の効率を増大させる。例えば、ウエハを、化学エッチング、プラズマエッチング、レーザー又は機械的スクライビングを用いて好適にテクスチャ加工することができる。単結晶ウエハを用いる場合には、ウエハを、水酸化ナトリウムのような塩基の水溶液中、昇温温度、例えば約７０℃〜約９０℃で、約１０〜約１２０分処理することによって、ウエハをエッチングして、異方的にテクスチャ加工された表面を形成することができる。水溶液は、イソプロパノールのようなアルコールを含むことができる。多結晶ウエハは、傾斜ダイスブレード又は輪郭テクスチャ加工ホイールを用いた機械的ダイシングによってテクスチャ加工することができる。好ましい方法においては、フッ化水素酸、硝酸及び水の溶液を用いて、単結晶ウエハをテクスチャ加工する。かかるテクスチャ加工法は、Hauser, Melnyk, Fath, Narayanan, Roberts及びBrutonによる「第３回光発電エネルギー変換世界会議」、５月１１〜１８日、大阪、日本からの彼らの論文"A Simplified Process for Isotropic Texturing of MC-Si", Hauserら（この記載の全てを参照として本明細書中に包含する）において記載されている。テクスチャ加工されたウエハは、通常、その後、例えば、フッ化水素酸中、次に中間段階として塩酸中に浸漬し、最後に脱イオン水中ですすぎ、乾燥することによって、清浄化される。ウエハの裏表面は、ウエハの厚さ及び用いる光捕捉構造に応じてテクスチャ加工してもしなくてもよい。
【００１４】
ウエハをテクスチャ加工する前に、ウエハを、リン及びアルミニウムのゲッタリングにかけることができる。例えば、ゲッタリングは、例えばウエハの一面又は両面上にリンを拡散させることにより高濃度ｎ−ドープ層を形成することによって行うことができる。これは、例えば、ウエハを、ＰＯＣｌ3のようなガスに、９００℃〜１０００℃において３０分曝露することによって行うことができる。かかるゲッタリングによって、ウエハの拡散距離が増大する。一つ又は複数の高濃度ｎ−ドープ層を形成した後に、これらは、例えば、フッ化水素酸（ＨＦ）及び硝酸（ＨＮＯ3）又はこれらの混合物のような酸、或いは水酸化ナトリウム（ＮａＯＨ）のような強塩基を用いてエッチングすることによって除去することができる。本発明の一態様は、ウエハの前面上に高濃度ｎ−ドープ層を形成して不純物をゲッタリングし、次に上記のように前表面のテクスチャ加工エッチング中にそれを除去することを含む。
【００１５】
本発明の好ましい態様においては、太陽電池は、好ましくは反射防止被覆としても機能することができる層である第１のパッシベーション層をウエハの前表面上に有する。ウエハがテクスチャ加工されている場合には、かかる層は、好ましくはかかるテクスチャ加工の後に加える。かかる第１のパッシベーション層は、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、熱酸化、ペースト、インク又はゾルゲルのスクリーン印刷などのような当該技術において公知の方法によって形成することのできる、二酸化ケイ素、炭化ケイ素、オキシ窒化ケイ素、又は窒化ケイ素のような誘電体の層であってよい。窒化ケイ素の層及び二酸化ケイ素の層のような、２以上のかかる層の組み合わせを用いて第１のパッシベーション層を形成することもできる。１つより多い層を用いる場合には、少なくとも一つの層は、好ましくは、例えば窒化ケイ素を含むパッシベーション層である。好ましくは、パッシベーション層は、窒化ケイ素が水素を含むようにＰＥＣＶＤのような方法によってウエハの表面上に直接形成された窒化ケイ素の層を含む。組み合わせられた層が前表面からの３５０〜１１００ナノメートル（ｎｍ）の波長範囲の光の反射を減少し、シリコン表面上に堆積された第１の層がパッシベーション層として機能するように、２以上の層の組み合わせを選択することができる。用いられる全てのかかる層の合計は、厚さ約１２０ｎｍ以下、例えば厚さ約７０〜約１００ｎｍであってよい。水素化窒化ケイ素は、シラン及びアンモニアの雰囲気中でのＰＥＣＶＤを用いて、約２００℃〜約４５０℃、例えば約３５０℃〜約４００℃の温度で堆積させることができる。
【００１６】
好適な第１のパッシベーション層は、また、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）の層、水素化微結晶シリコンの層、又はａ−Ｓｉ：Ｈと水素化微結晶シリコンの混合物の層を含むことができ、特に、かかる層がウエハ上に直接堆積しているか又は他の方法で形成されている層を含むこともできる。好ましくは、かかる層は、ケイ素に加えて窒素を含む。かかる層は、また、窒素と共に又は窒素を含まずに、ホウ素を含んでいてよい。幾つかの場合においては、かかる層が、リンのような他のドーパントを含むか、或いは炭素、窒素、又は酸素のような他の元素で合金化されていることが好ましい可能性がある。ａ−Ｓｉ：Ｈ、水素化微結晶シリコン、又はこれらの混合物を含む第１のパッシベーション層中に窒素を含ませる場合には、窒素の量又は濃度は、層中の窒素の量が、ウエハに隣接する箇所では最小、例えば窒素を含まない状態であり、ウエハとの界面から最も離れた箇所では層が窒化ケイ素になるようなレベルに到達するように、傾斜分布させることができる。アンモニアを窒素の好適な源として用いることができる。ホウ素又はリンを用いる場合には、ホウ素又はリンの濃度は、同じように、ウエハに隣接するか又は最も近接する箇所ではホウ素又はリンは存在せず、層中のケイ素及び存在する場合には窒素の全量を基準として約１原子％以下の最大ホウ素又はリン濃度に到達するように、傾斜分布させることができる。窒素を含むか又は含まず、ホウ素又はリンのようなドーパントを含むか又は含まない、ａ−Ｓｉ：Ｈ、水素化微結晶シリコン、又はこれらの混合物を含むかかる層を施す場合には、それは、約４０ｎｍ以下の厚さを有することができる。それは、例えば、厚さ約３〜約３０ｎｍであってよい。かかるａ−Ｓｉ：Ｈ層は、例えばシランの雰囲気中でのＰＥＣＶＤによるような任意の好適な方法によって施すことができる。最も好ましくは、それは、水素中約１０％のシランを含む雰囲気中でのＰＥＣＶＤによって施し、最も好適には、それは、例えば約１００℃〜約２５０℃のような低温で施す。動作理論に縛られることは意図しないが、第１のパッシベーション層は、ウエハ表面の再結合速度を＜１００ｃｍ／ｓに低下させるように機能することができる（＜１００ｃｍ／ｓの低表面再結合速度は、表面における低密度の欠陥状態の指標である）。第１のパッシベーション層は、また、窒化ケイ素層において通常見られるような、固定電荷を有することができ、その電場によってウエハ表面に近接する半導体ウエハの領域においてバンド曲がりが誘導される。窒化ケイ素における固定電荷は、通常、正であるので、このバンド曲がりは、ウエハの表面領域からの少数キャリアを押し返すように作用することができ、而してウエハがｎ型である場合には表面再結合を減少させることもできる。ウエハがｐ型である場合には、正の電荷は、蓄積層を生成するように作用することができ、表面再結合は、表面上の欠陥の密度が低い場合には低いままであることができる。而して、かかる機能を与えることができ、シリコンウエハに施すことができる任意の材料が、好適な第１のパッシベーション層であることができる。かかる層は、上に記載したように、複数の層を含むことができ、かかる層の一部又は全部は、例えば上に記載した材料から選択される異なる材料である。
【００１７】
窒化ケイ素層は、厚さ約１２０ｎｍ以下、例えば厚さ約７０〜約１００ｎｍの厚さで、ウエハの第１の表面上の第１のパッシベーション層及び反射防止層の両方として機能することができる。窒化ケイ素は、シラン及びアンモニア中、約３５０℃〜４００℃の堆積温度において、ＰＥＣＶＤによって堆積させることができる。
【００１８】
他の態様においては、かかる窒化ケイ素層の窒素含量は、傾斜分布している。例えば、窒素含量は、シリコンウエハの表面に最も近接する窒化ケイ素層の部分におけるゼロから、約１０ｎｍ以下の厚さに亘ってほぼＳｉ3Ｎ4に見られるレベルまで上昇し、層の残りの厚さ、例えば残り約７０ｎｍに亘って一定となるようにすることができる。
【００１９】
好ましくは、本発明の太陽電池は、ウエハの第２の表面上に、好ましくは窒化ケイ素の層を含む第２のパッシベーション層を含む。好ましくは、ウエハの第２の表面上の窒化ケイ素のかかる層は、ウエハと直接接触しているが、ａ−Ｓｉ：Ｈ、又は微結晶シリコン、或いはａ−Ｓｉ：Ｈ及び微結晶シリコンの混合物を含む層を、窒化ケイ素の層とウエハの裏表面との間に配置することができる。ウエハの裏表面上の窒化ケイ素の層は、ウエハの前表面上の窒化ケイ素の層に関して上に記載したように形成することができ、同様の組成を有することができる。これは、ウエハの第１の表面上の窒化ケイ素層に関して記載したものと同等の厚さを有することができる。かかる窒化ケイ素の層は、窒化ケイ素の第１の層をウエハの第１の表面上に形成する場合と同様の方法で形成することができる。かかる窒化ケイ素の層は、アンチモン、リン、又はこれらの組み合わせのようなドーパントを含んでいてよい。かかるドーパントが存在する場合には、それは、窒化ケイ素層の約０．１〜約１．０原子％であってよい。ａ−Ｓｉ：Ｈ、又は微結晶シリコン、或いはａ−Ｓｉ：Ｈ及び微結晶シリコンの混合物を含む層は、窒化ケイ素の層とウエハの裏表面との間に配置する場合、或いは第２のパッシベーション層としての窒化ケイ素層を用いない場合には、ウエハの第１の表面上のパッシベーション層に関して上に記載したように形成することができ、同様の組成を有することができる。
【００２０】
本発明の太陽電池におけるウエハの裏表面又は第２の表面は、好ましくはそれぞれが１種類以上の金属を含む二つの電気接点を含む。接点の一方は、金属、或いはシリコン中でｎ導電型ドーパントとして機能することができる他の金属を含む金属を含んでいてよい。例えば、金属は、ケイ素と等電性のスズであってよく、或いは、リン、ヒ素、アンチモン、ビスマス、又はこれらの組み合わせによって合金化されたスズであってよい。スズを用い、例えばそれをアンチモンのような元素によって合金化する場合には、かかる合金元素の量は、約０．１〜約２０原子％であってよい。かかる接点は、任意の好適な手段によって、例えばマグネトロンスパッタリング装置を用いて好適なターゲットをスパッタリングすることによって、まずは層として堆積させることができる。かかる電気接点は、好ましくは、点接触、より好ましくはレーザー照射プロセスによって形成された点接触を含む。ｎ型接点は、例えばレーザー照射プロセスを用いてシリコンウエハへの点接触を形成する前に、第２のパッシベーション層、例えば約７００ｎｍの窒化ケイ素の頂部に、まず例えば厚さ約１０〜約２００ｎｍのアンチモンの薄層を堆積させ、次に例えば厚さ約５００〜約１０，０００ｎｍのスズのより厚い層を堆積させることによって形成することができる。スズ及びアンチモンの層は、例えば、スパッタリング、熱蒸着、又は電子ビーム蒸着によって堆積させることができる。他の態様は、スズ及びアンチモンの合金、例えばスズ中約５原子％のアンチモンを、約０．５〜約１０ミクロンの全層厚さで堆積させるように、窒化ケイ素の第２のパッシベーション層の上にスズ及びアンチモンを同時に共スパッタリング又は共蒸着することである。もう一方の接点は、金属、又はシリコン中でｐ型ドーパントとして機能することのできる他の金属を含む金属、例えばアルミニウム又はインジウムを含んでいてよい。他の態様は、ホウ素、アルミニウム、ガリウム、又はインジウムの１種類以上のような０．１〜２０原子％のｐ型ドーパントを含むスズ合金である。かかる接点は、任意の好適な手段によって、例えばマグネトロンスパッタリング装置を用いて好適なターゲットをスパッタリングすることによって、まずは層として堆積させることができる。かかる電気接点は、好ましくは、点接触、より好ましくはレーザー照射プロセスによって形成された点接触を含む。かかる点接触、及びこれを形成するレーザー照射プロセスについて、以下により詳細に説明する。
【００２１】
第１の接点及び第２の接点は、例えば窒化ケイ素、酸化ケイ素、又はオキシ窒化ケイ素の１種類以上のような好適な絶縁材料の層によって互いに電気的に分離されている。かかる絶縁層について窒化ケイ素を用いる場合には、これは、窒化ケイ素の他の層に関して上に記載したものと同様の組成を有していてよく、同様のプロセスによって形成することができる。絶縁層は、ピンホールが無いか又は実質的に無いように形成しなければならず、太陽電池の運転中に層の絶縁破壊がないように十分に厚くなければならない。かかる層は、厚さ約１ミクロン以下、例えば厚さ約０．１〜約１ミクロンであってよい。上に記載したように、本発明の太陽電池における電気接点は、主として、且つ好ましくはウエハの裏表面上のみに存在し、したがって、ウエハの前面の受光表面を遮蔽又は妨害しない。この結果、光エネルギーを電気エネルギーに変換する点でより効率的な太陽電池が得られる。
【００２２】
ここで、図面に関連して本発明の幾つかの態様を説明する。図面は必ずしも一定の縮尺で描かれてはいない。例えば、図中に示される種々の金属、半導体及び他の層の厚さは、必ずしも、互いに同じ縮尺ではない。
【００２３】
図１は、本発明の一態様による太陽電池１の一部分の三次元部分切除図を示す。図１においては、電池の裏表面が上向きになっている。太陽電池１は、ｐ型結晶シリコンのウエハ５を有する。ウエハ５の前表面又は受光表面は、テクスチャ線１０によって示されるように、テクスチャ加工されている。ウエハ５は、前表面上に、窒化ケイ素の層１５で形成される第１のパッシベーション層を有する。太陽電池１は、窒化ケイ素の第２のパッシベーション層２５を有し、ウエハ５と接触して配置されている。電池１は、層部分３３及び点接触３５を含む第１の電気接点３０を有する。（明確にするために、一つの点接触３５しか示していない。）第１の電気接点３０は、例えば、スズのような金属、或いはアンチモン、リン、又はこれらの組み合わせによって合金化されたスズを含む。電池１は、第１の電気接点３０から第２の電気接点４５を電気的に分離する例えば窒化ケイ素を含む絶縁層４０を有する。第２の電気接点は、層部分４８及び点接触５０を含む。第２の電気接点は、例えばアルミニウムのような金属を含む。明確にするために、図１においては一つの点接触５０しか示していない。図１においては、絶縁層４０がどのようにして電気接点層３０を層４５から分離且つ電気的に絶縁しているかが示されており、また、４２において絶縁層がどのようにして点接触５０の周りに伸長し、それによって点接触５０を第１の接点３０から電気的に絶縁しているかが示されている。本発明のこの態様及び他の態様において、絶縁層４２の厚さは、約１００ミクロン以下、例えば厚さ約５ミクロン〜厚さ約１００ミクロンであってよい。また、図１においては、第２の接点４５内の凹み又は凹部６０が示されている。かかる凹部は、接点層４８をレーザー照射して点接触５０を形成することによって形成される。かかる点接触を形成するためのレーザー照射プロセスについて、以下により詳細に説明する。また、図１においては、第１の電気接点層３０が曝露されてかかる電気接点に対する電気接続が行われる電池１の端部に沿った領域６５が示されている。かかる電気接続は、層３０にハンダ付けされているか又は他の方法で電気的に接続されている母線（bus bar）の形態であってよい。
【００２４】
図２は、図１に示されるものと同じ太陽電池の一部分の、太陽電池の裏表面に面する平面図である。図１に示されるものと同じ図２において示される部品は、同じ番号を付している。図２においては、点接触が太陽電池の裏面上の配列パターンの形態であってよいことが示されている。図２においては、凹部６０（明確にするために数個のみ）が示され、また、第１の電気接点層３０からウエハに伸長する点接触３５が破線として示されている。外側の破線部分４２（明確にするために数個のみ）は、点接触５０の周りの絶縁層４２の周縁を示す。
【００２５】
図３は、図２に示される太陽電池の横断面図を示す。横断面は、図２において３として示されている。図１及び２における同じ部品に相当する図３における電池１の全ての部品は、同じ番号を付している。
【００２６】
また、図３においては、第１の電気点接点３０の点接触３５がウエハ５に接触又は侵入する個所に位置する一連の「ｎ+」として表されているｎ+エミッタ領域６５も示されている。また、図３においては、一連のｐ+として、第２の電気接点４５の点接触５０がウエハ５に接触又は侵入している位置のベース又はオーム接触領域７０も示されている。ｐ+領域は、また、裏面電界（ＢＳＦ）領域として機能することもできる。これらの点接触領域は、以下により詳細に議論するように、例えば点接触を形成するためのレーザー照射プロセスによって形成することができる。記号「ｐ+」及び「ｎ+」は、これらの領域内におけるシリコン中のそれぞれｐ型及びｎ型ドーパントの高い濃度を表すように用いる。
【００２７】
動作理論に縛られることは意図しないが、ウエハがｐ型ウエハであり、第１の電気接点及び対応する点接触がｎ導電型であり、第２の電気接点及び対応する点接触がｐ導電型である、図１〜３に示される本発明の態様においては、第１の電気接点の一部分である点接触３５が光生成電子を集め、第２の電気接点の点接触５０が光生成正孔を集める。光生成電子及び正孔は、光が前表面１０上に入射し、結晶シリコンウエハ５中に吸収されると生成する。その埋め込み電場を有するｐ−ｎ接合が、ｎ型点接触３５とウエハとの界面に形成され、光生成電子を集めるのを補助する。点接触５０は、ｐ型ウエハ５に対するオーム接触を形成し、光生成正孔を効率的に集める。他の態様においては、図１〜３に示されるような第１の電気接点はｐ型の導電型を有することができ、第２の電気接点はｎ型の導電型を有することができる。同様に、ウエハがｎ型の導電型を有する場合には、第１の電気接点及び対応する点接触はｎ型又はｐ型の導電型であってよく、第２の電気接点及びその対応する点接触は第１の電気接点の導電型と反対の導電型を有する。
【００２８】
上に記載したように、本発明の太陽電池における電気接点は、金属又は合金の層を含んでいてよく、金属層から半導体ウエハへ伸長する点接触を含んでいてよい。金属層は、約０．５〜約１０．０ミクロン、好ましくは約１．０〜約３．０ミクロンの厚さを有していてよい。好ましくは、金属層の厚さは、太陽電池における全ての有意な直列抵抗を排除するように選択する。
【００２９】
それぞれの層に関する点接触は、電池の裏表面に沿って行及び列のような任意の好適なパターンであってよい。しかしながら、好ましくは、これらは、例えば図２に示されているように等間隔の行及び列のパターンである。好ましくは、ｐ型ウエハに対するｎ+接触領域（又はｎ型ウエハに対するｐ+接触）を有するエミッタ点接触は、エミッタ点接触の間の距離が少数キャリア拡散距離よりも小さくなるように離隔させる。而して、５００ミクロンの少数キャリア拡散距離については、エミッタ点接触の間の間隔は、一つの点接触の中心から他のものの中心まで測定して約２５０ミクロン以下離隔させる。例えば、それぞれの電気接点についての点接触の数は、電池表面１ｃｍ2あたり約１０2〜約１０4であってよい。好ましくは、ベース材料に対するオーム領域を有する点接触（例えば、ｐ型ウエハに対するｐ+接触）の寸法及び間隔は、太陽電池の直列抵抗を最小にし、電池性能を最大にするように調節する。
【００３０】
図面においては、円形の水平横断面形状を有する円筒形のシャフト又はカラムとして点接触を示しているが、かかる点接触は任意の好適な形状であってよいことを理解すべきである。例えば、円形の水平横断面形状を有する円筒形のシャフト又はカラムの代わりに、かかる点接触は、半球状であってもよく、楕円若しくはより細長い横断面形状を有するシャフト又はカラムであってもよく、或いは任意の他の幾何学形状若しくはパターンのものであってよい。これらは、線の形態であってよい。点接触の幅、例えば円筒形若しくはカラム形状の点接触の直径、或いは楕円若しくはより細長い横断面形状を有する点接触の幅は、約１００ミクロン以下、例えば約５ミクロン〜約１００ミクロンであってよい。図に示す点接触は、金属層から、それがウエハの表面中に接触する点まで伸長するのに十分な長さを有する。これらは、表面からウエハ中に約１〜約１０ミクロン伸長していてよい。
【００３１】
点接触は、かかる点接触に関して本明細書中に記載するような構造を形成するのに好適な任意の手段によって形成することができる。例えば、これらは、まず所望の直径の開口又は孔を一つ又は複数の層中に形成してそれを通して点接触を貫通させ、次にかかる孔又は開口に、接点に用いる金属のような材料を充填することによって形成することができる。かかる孔又は開口は、点接触の直径又は幅に対応して約５〜約１００ミクロンの直径又は幅を有していてよい。孔又は開口は、機械的穿孔によるか、或いはフォトリソグラフィーマスキング及びエッチングプロセスを用いることによるか、或いはそれを通して点接触を貫通させる一つ又は複数の層を切除又は除去するのに十分なレーザービーム密度を有するエキシマレーザー又はＮｄ−ＹＡＧレーザーのようなレーザーを用いて材料を切除することによるような任意の好適な方法によって形成することができる。レーザーを用いて孔又は開口を形成する場合には、ウエハの表面がレーザーによって曝露され損傷を受けている場合には、例えば水素プラズマ又は原子状水素によって処理して、ウエハのレーザー損傷領域を除去するか又は回復させ、任意の残りの欠陥を不動態化（パッシベート）することができる。パッシベーション層（例えば窒化ケイ素）中の孔又は開口を接点材料で充填する方法によって点接触を形成する場合には、急速熱アニールプロセスを用いて、点接触がウエハに接触する個所に隣接する高度にドープされた領域又は層を形成することが望ましい。このエミッタ又はオーム接触領域又は層は、点接触を形成する成分によってドープされているウエハの領域又は層である。例えば、点接触がアルミニウムを含む場合には、ｎ型ウエハ中のエミッタ領域はアルミニウムによってドープする。ｐ型ドープの量及びドープされた層又は領域の深さは、主として、加熱処理の時間及び温度によって制御する。急速熱アニールによるかかるエミッタ及びベース領域の形成は、例えば、接点層を、高温及び所望の接触領域を形成するのに十分な時間加熱することによって行うことができる。例えば、約８００℃〜約１０００℃の温度で約５秒〜約２分である。アルミニウムの場合には、例えば、約９００℃で１分である。本発明の太陽電池のための点接触並びに対応するエミッタ及びオーム領域を形成するための他のより好ましい方法は、例えばレーザーを用いる照射プロセスを用いることである。レーザー照射プロセスにおいては、金属の層のような接点に用いた材料の表面を、レーザービームを用いて加熱する。加熱された金属のような材料は、下層を通してウエハ中に溶融する。また、加熱された金属又は他の材料は、ウエハと接触すると、上に記載したようなエミッタ又はオーム接触領域を形成する。レーザー照射プロセスは、例えば約１０〜１００ナノ秒（ｎｓ）のパルス幅を有するＱスイッチＮｄ−ＹＡＧレーザーを用いて行うことができる。レーザーを用いることに加えて、点接触を形成するためのかかる照射プロセスは、例えば電子ビーム又はイオンビーム照射を用いて接点材料を加熱して、照射接点を形成することによって行うことができる。
【００３２】
第１及び第２の接点の間に配置され、接点を電気的に分離する絶縁層は、約７０〜約２０００ｎｍの厚さを有していてよい。上記に記載したように、かかる絶縁層は、窒化ケイ素、オキシ窒化ケイ素、又は二酸化ケイ素の１種類以上を含んでいてよい。これは、幾つかの他の好適な誘電体を含んでいてよい。この絶縁層は、第１及び第２の接点層の間に有意な漏洩がないように、ピンホールを有さないものでなければならない。
【００３３】
ここで、本発明に従う図１〜３に示すような構造を有する太陽電池の製造方法を説明するが、これはかかる太陽電池を製造するための唯一の方法ではないことが理解される。このプロセスを、図４を参照して説明する。図４において、図１〜３におけるものと同じ番号が付された部材は、図１〜３におけるものと同じ部材である。
【００３４】
プロセスは、太陽電池の受光側になるウエハの表面上に例えば窒化ケイ素の層１５を有するテクスチャ加工されたｐ型シリコンウエハ５から出発する。上に記載したように、この層は、反射防止被覆及び表面パッシベーション層として機能する。このウエハを図４Ａに示す。次の工程においては、図４Ｂに示されているように、例えば窒化ケイ素２５の第２のパッシベーション層を、ＰＥＣＶＤによって、ウエハの第２の側の上に、ウエハ表面上に直接堆積させる。図４Ｃにおいて示される次の工程においては、例えばアンチモンによって合金化されたスズを含む第１の金属接点層３０を、マグネトロンスパッタリングによって付加する。図４Ｄにおいて示される次の工程においては、例えばＮｄ−ＹＡＧレーザーからのレーザービームを金属層３０の外表面上に向けることによって、金属層３０内に複数のレーザー照射接点３５を形成する。レーザーが金属層上に配される領域において、レーザーによって金属層がスポットで加熱されて、金属層が溶融する。このプロセスは、加熱された金属が、層２５を貫通してシリコンウエハ中に溶融してレーザー照射接点３５を形成するように行う。図４Ｄにおいて示されるように、レーザービームが配されてレーザー照射接点を形成する金属層３０の表面上に、凹部又は凹み３８が形成される。図４Ｅにおいて示されるプロセスの次の工程においては、複数の孔又は開口３９を、少なくとも金属層３０を貫通して、且つ好ましくは図４Ｅにおいて示されるようにパッシベーション層２５を貫通して、ウエハまで形成する。本発明の電池の加工においては、かかる孔又は開口は任意の好適な形状にすることができる。好ましくはこれらは円形であるが、これらは例えば楕円、又は細長い、例えば直線上の形状であってもよい。かかる孔又は開口の直径又は幅は、約５〜約１００ミクロンであってよい。図４Ｆにおいて示されるプロセスの次の工程においては、例えば窒化ケイ素の絶縁層４０を、ＰＥＣＶＤを用いて第１の金属接点層３０の上に堆積させる。この絶縁層によって孔又は開口３９を充填する。図４Ｇにおいて示される次の工程においては、例えばアルミニウムの第２の金属接点層４８を、スパッタリングによって絶縁層４０の上に堆積させる。図４Ｈにおいて示される次の工程においては、金属層４８の外表面上に例えばＮｄ−ＹＡＧレーザーからのレーザービームを向けることによって、金属層４８中に複数のレーザー照射接点５０を形成する。レーザーが金属層上に配される領域において、レーザーによって金属層がスポットで加熱され、金属層が溶融する。このプロセスは、加熱された金属が開口３９中に堆積された絶縁層４０を貫通してシリコンウエハ中に溶融してレーザー照射接点５０が形成されるように行う。金属層４８を加熱するプロセスは、加熱された金属が絶縁層４０を貫通して溶融しながら、絶縁層４０の領域４２が点接触５０の周りに残留し、それによって点接触５０が電気的に絶縁されるように行う。図４Ｈは、それぞれの電気接点がシリコンウエハとの点接触を有するウエハの裏面の両方の電気接点を有する完成電池を示す。図４に示さない他のプロセス工程においては、第１のパッシベーション層及び絶縁層を貫通して接点を照射するのではなく、第２のパッシベーション層及び絶縁層中に孔又は開口を形成することができ、金属層を堆積させると、金属は孔又は開口に充填されて点接触が形成される。例えば、図４Ｆを参照すると、絶縁層４０が孔３９に充填されている領域において、孔又は開口を層４０内に形成する。これは図４Ｉに示されており、ここでは、図４Ｉにおいて示されるように、孔又は開口８０を、絶縁層４０を貫通して、好ましくはウエハ５まで、更にはその中へと形成する。次に、金属層４８を堆積させると、孔８０は金属で充填されてウエハ５との点接触５０が形成される。続いて、急速熱アニールプロセスを用いて、ドーパントを金属層４８からウエハ中に拡散させて、高度にドープされたエミッタ又はベース接触領域を形成する。
【００３５】
図５は、本発明の他の好ましい態様を示し、ここでは、太陽電池２は、点接触５０の周りでシリコンウエハ５と絶縁層４２との間に配置された例えばホウ素がドープされたａ−Ｓｉ：Ｈのバッファー層８１を有する。このバッファー層は、約４０ｎｍ以下、例えば約３ｎｍ〜約４０ｎｍの厚さを有していてよい。図１〜４において示される部材と同じ番号が付された図５における部材は、全て同じ番号を付している。
【００３６】
図５においては、点接触５０の近傍で絶縁領域４２とウエハ５との間に配置されている、例えばホウ素がドープされたａ−Ｓｉ：Ｈのバッファー層８１（或いは、非ドープａ−Ｓｉ：Ｈの層及びホウ素がドープされたａ−Ｓｉ：Ｈの層）が示されている。以下に説明する理由のために、図５に示す太陽電池２は、接点層３０の頂部の上に層８２を有する。図５においては、また、ｐ型ウエハ５中に一連の「−」として示されている反転層８５も示されている。理論に縛られることは意図しないが、窒化ケイ素層２５中の一連の「＋」によって示される正電荷によってかかる絶縁層を形成することができ、これが少数キャリアを集めるのに役立つと考えられる。ホウ素がドープされたａ−Ｓｉ：Ｈのような材料のバッファー層８１は、反転層が点接触５０の近傍に形成されるのを防ぐように機能する。かかる層８１が存在しないと、少数キャリアが絶縁層を通して点接触５０に漏洩して、太陽電池の短絡を引き起こす可能性がある。
【００３７】
図５において示される構造を有する太陽電池は、図４において示されるプロセスに更なる工程を付加することによって形成することができる。具体的には、図４Ｅにおいて示されるプロセス工程の後に、例えばホウ素がドープされたａ−Ｓｉ：Ｈの層（或いは非ドープａ−Ｓｉ：Ｈの層及びホウ素がドープされたａ−Ｓｉ：Ｈの層）を堆積させ、かかる層を開口３９内に形成して、層８１と、層３０上の層８２を形成する。その後、プロセスの残りの工程を同様に行う。かかるプロセス工程を用いて太陽電池を形成することによって、図５に示される構造が形成される。ホウ素がドープされたａ−Ｓｉ：Ｈの層は、ａ−Ｓｉ：Ｈを形成するための上記の１種類以上の方法により、更にドーパントガスとして例えばＢ2Ｈ6を加えることによって堆積させることができる。ホウ素がドープされた層の厚さは、約３０ｎｍ以下、例えば約５〜約３０ｎｍであってよく、ドーパントの量は、好適には、反転層と点接触５０との間に起こる可能性のある全ての電流漏洩を最小にするように選択する。而して、ホウ素がドープされた層の厚さ及び層中のホウ素の濃度は、好ましくは、層８１に隣接するシリコン層中において起こる有意量のバンド曲がりを阻止するように調節する。ホウ素がドープされた層とａ−Ｓｉ：Ｈの層との組み合わせを用いる場合には、ａ−Ｓｉ：Ｈは、約３０ｎｍ以下、例えば約３〜約３０ｎｍの厚さを有していてよく、ホウ素がドープされた層の厚さ及びその中のホウ素の濃度は、好適には上記の電流漏洩を最小にするように選択する。ａ−Ｓｉ：Ｈに加えて、上に記載したもののような、微結晶シリコン、又は炭素によって合金化された水素化アモルファスシリコン、或いはホウ素又はリンがドープされた水素化アモルファスシリコン、並びにこれらの１以上の混合物をバッファー層８１として用いて、点接触５０の近傍に反転層が形成されるのを抑止することができる。
【００３８】
ここで他の層又はウエハの上に配置された層を参照すると、これは、かかる層が、かかる他の層又はウエハの上に直接且つ接触して配置されることを必ずしも意味してはいない。他の材料の層は、かかる層の間か又はかかる層とウエハとの間に存在してもよい。
【００３９】
他に示さない限り、窒化ケイ素は、好ましくは水素化窒化ケイ素を意味する。例えば、これは、約５〜約２０原子％の水素を有していてよい。かかる窒化ケイ素は、ＰＥＣＶＤによって形成することができる。ＰＥＣＶＤによって形成されるかかる窒化ケイ素は、通常、Ｓｉ3Ｎ4に近接する化学量論を有する。リン又はホウ素のようなドーパント或いは窒素又は炭素のような他の元素を含むか又は含まないａ−Ｓｉ：Ｈの層を堆積させる方法は、当該技術において周知である。しかしながら、水素中のシランの混合物を用いてＰＥＣＶＤによってかかる層を堆積させるための一般的な条件は、約１００℃〜約２５０℃の基材温度、及び約０．０５〜約５Ｔｏｒｒの圧力である。また、窒化ケイ素の層を堆積させる方法も周知である。しかしながら、シラン及びアンモニアの混合物を用いてＰＥＣＶＤによってかかる層を堆積させるための一般的な条件は、約２００℃〜約４５０℃の基材温度、及び約０．０５〜約２Ｔｏｒｒの圧力である。
【００４０】
本発明の太陽電池は、光エネルギーを電気エネルギーに変換する高い効率を有する。好ましくは約１００〜約２５０ｃｍ2の面積の単結晶シリコンウエハを用いて製造される本発明の太陽電池は、少なくとも約２０％の効率を有することができ、約２３％以下又は少なくとも約２３％の効率を有することができる。本明細書において用いる本発明方法によって製造される太陽電池の効率は、２５℃においてＡＭ１．５Ｇの標準試験条件を用い、１０００Ｗ／ｍ2（１平方メートルあたり１０００ワット）の照明を用いて測定し、効率は、パーセントで表した光エネルギー入力に対する電池の電気エネルギー出力である。
【００４１】
本発明の太陽電池を用いて、例えば複数のかかる電池が所望の配列で電気的に接続されて、ガラス又は他の好適な材料の区域のような好適な支持基材の上又はその間に取り付けられているモジュールを形成することができる。太陽電池からモジュールを形成する方法は、当業者に周知である。
【００４２】
本明細書においては、本発明の幾つかの態様のみが説明され示されていることを理解すべきである。他の態様及び種々の変更は、上の記載から当業者には明らかであろう。これらの及び他の変法は、本発明と等価であり、本発明の精神及び範囲内であると考えられる。
【００４３】
２００５年１２月１６日に出願の米国仮特許出願６０／７５１，１６８の全文を参照として本明細書中に包含する。
BACK-CONTACT PHOTOVOLTAIC CELLS
This application claims the benefit of U.S. Provisional Patent Application 60/751,168, filed on December 16, 2005.
Background of the Invention
This invention relates to new photovoltaic cells. More particularly, this invention relates to photovoltaic cells that are highly efficient in converting light energy, and particularly solar energy, to electrical energy and where such cells have electrical contacts on the back surface. This invention is also a process for making such cells.
One of the most important features of a photovoltaic cell is its efficiency in converting light energy from the sun into electrical energy. Another important feature is the ability to manufacture such cell in a manner applicable to large-scale manufacturing processes. Thus, the art is continuously striving to not only improve the efficiency of photovoltaic cells in converting light energy into electrical energy, but also to manufacture them using safe, environmentally compatible, large-scale manufacturing processes.
Although photovoltaic cells can be fabricated from a variety of semiconductor materials, silicon is generally used because it is readily available at reasonable cost and because it has the proper balance of electrical, physical and chemical properties for use in fabricating photovoltaic cells. In a typical procedure for the manufacture of photovoltaic cells using silicon as the selected semiconductor material, the silicon is doped with a dopant of either positive or negative conductivity type, formed into either ingots of monocrystalline silicon, or cast into blocks or "bricks" of what the art refers to as a multicrystalline silicon, and these ingots or blocks are cut into thin substrates, also referred to as wafers, by various slicing or sawing methods known in the art.
These wafers are used to manufacture photovoltaic cells. However, these are not the only methods used to obtain suitable semiconductor wafers for the manufacture of photovoltaic cells.
By convention, positive conductivity type is commonly designated as "p" or "p- type" and negative conductivity type is designated as "n" or "n-type". Therefore, "p" and "n" are opposing conductivity types.
The surface of the wafer intended to face incident light when the wafer is formed into a photovoltaic cell is referred to herein as the front face or front surface, and the surface of the wafer opposite the front face is referred to herein as the back face or back surface. In a typical and general process for preparing a photovoltaic cell using, for example, a p-type silicon wafer, the wafer is exposed to a suitable n-dopant to form an emitter layer and a p-n junction on the front, or light-receiving side of the wafer. Typically, the n-type layer or emitter layer is formed by first depositing the n-dopant onto the front surface of the p-type wafer using techniques commonly employed in the art such as chemical or physical deposition and, after such deposition, the n- dopant, for example, phosphorus, is driven into the front surface of the silicon wafer to further diffuse the n-dopant into the wafer surface. This "drive-in" step is commonly accomplished by exposing the wafer to high temperatures. A p-n junction is thereby formed at the boundary region between the n-type layer and the p-type silicon wafer substrate. The wafer surface, prior to the phosphorus or other doping to form the emitter layer, can be textured.
In order to utilize the electrical potential generated by exposing the p-n junction to light energy, the photovoltaic cell is typically provided with a conductive front electrical contact on the front face of the wafer and a conductive back electrical contact on the back face of the wafer. Such contacts are typically made of one or more highly electrically conducting metals and are, therefore, typically opaque. Since the front contact is on the side of the photovoltaic cell facing the sun or other source of light energy, it is generally desirable for the front contact to take up the least amount of area of the front surface of the cell as possible yet still capture the electrical charges generated by the incident light interacting with the cell. Even though the front contacts are applied to minimize the area of the front surface of the cell covered or shaded by the contact, front contacts nevertheless reduce the amount of surface area of the photovoltaic cell that could otherwise be used for generating electrical energy. The process described above also uses a number of high temperature processing steps to form the photovoltaic cells. Using high temperatures increases the amount of time needed to manufacture photovoltaic cells, consumes energy, and requires the use of expensive high temperature furnaces or other equipment for processing photovoltaic cells at high temperatures.
The art therefore needs photovoltaic cells that have high efficiency, can be manufactured using large scale production methods, and, preferably, by methods that do not utilize high temperature processing steps or, at least, use a minimum of high temperature processing steps, and where the cells, in order to increase efficiency, do not have electrical contacts on the front side or surface of the wafer, thereby maximizing the available area of the front surface of the cell for converting light into electrical current. The present invention provides such a photovoltaic cell. The photovoltaic cells of this invention can be used to efficiently generate electrical energy by exposing the photovoltaic cell to the sun.
Summary of the Invention
This invention is a photovoltaic cell comprising a wafer comprising a semiconductor material of a first conductivity type, a first light receiving surface and a second surface opposite the first surface; a first passivation layer positioned over the first surface of the wafer; a first electrical contact comprising point contacts positioned over the second surface of the wafer and having a conductivity opposite to that of the wafer; a second electrical contact comprising point contacts positioned over the second surface of the wafer and separated electrically from the first electrical contact and having a conductivity the same as that of the wafer.
This invention is also a process for manufacturing such a photovoltaic cell.
Brief Description of the Drawing
Figure 1 is a three-dimensional, partial cut-away view of a portion of a photovoltaic cell in accordance with an embodiment of this invention.
Figure 2 is a plan view of a portion of the photovoltaic cell of Figure 1. Figure 3 is a cross-sectional view of a portion of a photovoltaic cell of Figure 1. Figure 4 is a diagram of a process in accordance with an embodiment of this invention.
Figure 5 is a cross-sectional view of a portion of a photovoltaic cell in accordance with an embodiment of this invention.
Detailed Description of the Invention
A semiconductor wafer useful in the process of this invention for preparing photovoltaic cells preferably comprises silicon and is typically in the form of a thin, flat shape. The silicon may comprise one or more additional materials, such as one or more semiconductor materials, for example germanium, if desired. For a p-type wafer, boron is widely used as the p-type dopant, although other p-type dopants, for example, aluminum, gallium or indium, will also suffice. Boron is the preferred p-type dopant. Combinations of such dopants are also suitable. Thus, the dopant for a p- type wafer can comprise, for example, one or more of boron, aluminum, gallium or indium, and preferably it comprises boron. If an n-type silicon wafer is used, the dopants can be, for example, one or more of phosphorus, arsenic, antimony, or bismuth. Suitable wafers are typically obtained by slicing or sawing silicon ingots, such as ingots of monocrystalline silicon, to form monocrystalline wafers, such as the so-called Czochralski (Cz) silicon wafers. Suitable wafers can also be made by slicing or sawing blocks of cast, multi-crystalline silicon. Silicon wafers can also be pulled straight from molten silicon using processes such as Edge-defined Film-fed Growth technology (EFG) or similar techniques. Although the wafers can be any shape, wafers are typically circular, square or pseudo-square in shape. "Pseudo- square" means a predominantly square shaped wafer usually with rounded corners. The wafers used in the photovoltaic cells of this invention are suitably thin. For example, wafers useful in this invention can be about 10 microns thick to about 300 microns thick. For example, they can be about 10 microns up to about 200 microns thick. They can be about 10 microns up to about 30 microns thick. If circular, the wafers can have a diameter of about 100 to about 180 millimeters, for example 102 to 178 millimeters. If square or pseudo-square, they can have a width of about 100 millimeters to about 150 millimeters with rounded corners having a diameter of about 127 to about 178 millimeters. The wafers useful in the process of this invention, and consequently the photovoltaic cells made by the process of this invention can, for example, have a surface area of about 100 to about 250 square centimeters. The wafers doped with the first dopant that are useful in the process of this invention can have a resistivity of about 0.1 to about 20 ohm. cm, typically of about 0.5 to about 5.0 ohm. cm.
The wafers used in the photovoltaic cells of this invention preferably have a diffusion length (Lp) that is greater than the wafer thickness (t). For example, the ratio of Lp to t is suitably greater than 1. It can, for example be greater than about 1.1 or greater than about 2. The ratio can be up to about 3 or more. The diffusion length is the average distance that minority carriers (such as electrons in p-type material) can diffuse before recombining with the majority carriers (holes in p-type material). The Lp is related to the minority carrier lifetime τ through the relationship Lp = (Dτ)1/2 where D is the diffusion constant. The diffusion length can be measured by a number of techniques such as the Photon-Beam-Induced Current technique or the Surface Photovoltage technique. See for example, "Fundamentals of Solar Cells", by A. Fahrenbruch and R. Bube, Academic Press, 1983, pp. 90-102, which is incorporated by reference herein, for a description of how the diffusion length can be measured.
Although the term wafer, as used herein, includes the wafers obtained by the methods described, particularly by sawing or cutting ingots or blocks of single crystal or multi-crystalline silicon, it is to be understood that the term wafer can also include any other suitable semiconductor substrate or layer useful for preparing photovoltaic cells by the process of this invention.
The front surface of the wafer is preferably textured. Texturing generally increases the efficiency of the resulting photovoltaic cell by increasing light absorption. For example, the wafer can be suitably textured using chemical etching, plasma etching, laser or mechanical scribing. If a monocrystalline wafer is used, the wafer can be etched to form an anisotropically textured surface by treating the wafer in an aqueous solution of a base, such as sodium hydroxide, at an elevated temperature, for example about 700C to about 900C for about 10 to about 120 minutes. The aqueous solution may contain an alcohol, such as isopropanol. A multicrystalline wafer can be textured by mechanical dicing using beveled dicing blades or profiled texturing wheels. In a preferred process a multicrystalline wafer is textured using a solution of hydrofluoric acid, nitric acid and water. Such a texturing process is described by Hauser, Melnyk, Fath, Narayanan, Roberts and Bruton in their paper "A Simplified Process for Isotropic Texturing of MC-Si", Hauser, et al., from the conference "3rd World Conference on Photovoltaic Energy Conversion", May 11 -18, Osaka, Japan, which is incorporated by reference herein in its entirety. The textured wafer is typically subsequently cleaned, for example, by immersion in hydrofluoric and then hydrochloric acid with intermediate and final rinsing in de- ionized water, followed by drying. The back surface of the wafer may or may not be textured depending on the thickness of the wafer and the light-trapping geometry employed.
Prior to texturing a wafer, the wafer can be subjected to phosphorus and aluminum gettering. For example, gettehng can be accomplished by forming a
heavily n-doped layer by, for example, phosphorus diffusion on one or both sides of the wafer. This can be accomplished, for example, by exposing the wafer to a gas such as POCI3, for 30 minutes at 9000C to 10000C. Such gettering will increase the diffusion length of the wafer. After formation of the heavily n-doped layer or layers, they can be removed by, for example, etching using acids such as hydrofluoric acid (HF) and nitric acid (HNO3) or a mixture thereof, or strong bases such as sodium hydroxide (NaOH). One embodiment of this invention would involve forming a heavily n-doped layer on the front of the wafer to getter impurities and then subsequently removing it during the texture etching of the front surface as described above. In a preferred embodiment of this invention, the photovoltaic cell has a first passivation layer, preferably one that can also function as an anti-reflective coating, on the front surface of the wafer. If the wafer is textured, such layer is preferably added after such texturing. Such first passivaton layer can be, for example, a layer of a dielectric such as silicon dioxide, silicon carbide, silicon oxynithde or silicon nitride, which can be formed by methods known in the art such as, for example, plasma enhanced chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), thermal oxidation, screen printing of pastes, inks or sol gel, and the like. Combinations of two or more of such layers can also be used to form the first passivation layer such as a layer of silicon nitride and a layer of silicon dioxide. When more than one layer is used, at least one of the layers is, preferably, a passivation layer comprising, for example, silicon nitride. Preferably, the passivation layer comprises a layer of silicon nitride formed directly on the surface of the wafer by a method such as PECVD so that the silicon nitride contains hydrogen. Combinations of two or more layers can be chosen so that the combined layers reduce the reflection of light in the wavelength range of 350 to 1100 nanometers (nm)from the front surface, and the first layer deposited on the silicon surface acts as a passivation layer. The total of all such layers used can be up to about 120 nm in thickness, for example about 70 to about 100 nm in thickness. Hydrogenated silicon nitride can be deposited at temperatures of about 2000C to about 4500C, for example, about 350°C to about 4000C, using PECVD in an atmosphere of silane and ammonia.
A suitable first passivation layer can also comprise a layer of hydrogenated amorphous silicon (a- Si:H), a layer of hydrogenated microcrystalline silicon, or a mixture of a- Si:H and hydrogenated microcrystalline silicon, and particularly where such layer is deposited or otherwise formed so it is directly on the wafer. Preferably such layer comprises nitrogen in addition to silicon. Such layer can also comprise boron, with or without nitrogen. In some cases, it may be preferable for such layer to comprise other dopants such as phosphorus or be alloyed with other elements such as carbon, nitrogen or oxygen. If nitrogen is included in the first passivation layer comprising a- Si:H, hydrogenated microcrystalline silicon, or mixtures thereof, the amount or concentration of nitrogen can be graded such that the amount of nitrogen in the layer is at a minimum, for example, no nitrogen, next to the wafer, and reaches a level so that the layer becomes silicon nitride furthest away from the interface with the wafer. Ammonia can be used as a suitable source of nitrogen. If boron or phosphorus is used, the boron or phosphorus concentration can be graded in the same manner where there is no boron or phosphorus next to or nearest to the wafer and reaching a maximum boron or phosphorus concentration up to about 1 atomic percent, based on the total amount of silicon and, if present, nitrogen in the layer. If such layer comprising a-Si:H, hydrogenated microcrystalline silicon, or mixtures thereof is applied, with or without nitrogen, and with or without a dopant such as boron or phosphorus, it can have a thickness of up to about 40 nm. It can, for example, be about 3 to about 30 nm thick. Such a-Si:H layer can be applied by any suitable method such as, for example, by PECVD in an atmosphere of silane. Most suitably, it is applied by PECVD in an atmosphere containing about 10% silane in hydrogen, and most suitably it is applied at low temperatures such as, for example, about 1000C to about 2500C. Without intending to be bound by a theory of operation, the first passivation layer can function to reduce the wafer surface recombination velocity to < 100 cm/s (a low surface recombination velocity < 100 cm/s) is indicative of a low density of defect states at the surface. The first passivation layer can also contain fixed charges, such as commonly found in silicon nitride layers, whose electric field induces band bending in the region of the semiconductor wafer near the wafer surface. Since the fixed charge in silicon nitride is usually positive, this band bending can act to repel minority carriers from the wafer surface region and can thus also reduce surface recombination if the wafer is n-type. If the wafer is p-type, the positive charge can act to create an accumulation layer, and the surface recombination can still be low if the density of defects on the surface is low. Thus, any material that can provide such function and can be applied to the silicon wafer, can be a suitable first passivation layer. Such layer, as described above, can comprise a plurality of layers, some or all of such layers being different materials selected, for example, from the materials described above.
A silicon nitride layer can act both as the first passivation layer and as the anti- reflective layer on the first surface of the wafer with a thickness of up to about 120 nm thick, for example about 70 to about 100 nm in thickness. The silicon nitride can be deposited by PECVD in silane and ammonia at a deposition temperature of about 3500C to 4000C.
In another embodiment, the nitrogen content of such silicon nitride layer is graded. For example, the nitrogen content can increase from zero at the part of the silicon nitride layer nearest the surface of the silicon wafer to approximately the level found in SisN4 over a thickness of up to about 10 nm and then remains constant over the remaining thickness of the layer, for example, about another 70 nm.
The photovoltaic cells of this invention preferably comprise a second passivation layer on the second surface of the wafer preferably comprising a layer of silicon nitride. Preferably, such layer of silicon nitride on the second surface of the wafer is in direct contact with the wafer although a layer comprising a-Si:H, or microcrystalline silicon, or a mixture of a-Si:H and microcrystalline silicon can be positioned between a layer of silicon nitride and the back surface of the wafer. The layer of silicon nitride on the back surface of the wafer can be formed and can have the composition as described above for the layer of silicon nitride on the front surface of the wafer. It can have the same thickness as described for the silicon nitride layer on the first surface of the wafer. Such layer of silicon nitride can be formed in the same process step as when the first layer of silicon nitride is formed on the first surface of the wafer. Such layer of silicon nitride can contain a dopant such as antimony, phosphorus or a combination thereof. If such dopant is present, it can be about 0.1 to about 1.0 atomic percent of the silicon nitride layer. A layer comprising a-Si:H, or microcrystalline silicon, or a mixture of a-Si:H and microcrystalline silicon, if positioned between a layer of silicon nitride and the back surface of the wafer, or if used without a silicon nitride layer as the second passivation layer, can be formed and can have the same composition as described above for the passivation layers on the first surface of the wafer.
The back or second surface of the wafer in the photovoltaic cells of this invention comprises two electrical contacts, preferably each comprises one or more metals. One of the contacts can comprise a metal, or a metal containing another metal, that can function as an n-conductivity dopant in silicon. For example, the metal can be tin which is isoelectronic with silicon, or tin alloyed with phosphorus, arsenic, antimony, bismuth or a combination thereof. If tin is used and, for example, it is alloyed with an element such as antimony, the amount of such alloy element can be about 0.1 to about 20 atomic percent. Such contact can be deposited initially as a layer by any suitable means, such as, for example, sputtering a suitable target using a magnetron sputtering apparatus. Such electrical contacts preferably comprise point contacts, and more preferably point contacts that are formed by a laser firing process. The n-type contact may be formed by first depositing a thin layer of antimony, for example, about 10 to about 200 nm in thickness, and then a thicker layer of tin, for example, about 500 to about 10,000 nm in thickness on top of the second passivation layer, for example, about 700 nm of silicon nitride, before forming the point contact to the silicon wafer using, for example, a laser firing process. The tin and antimony layers may be deposited, for example, by sputtering, thermal evaporation or electron- beam evaporation. Another embodiment would be to co-sputter, or co-evaporate, the tin and antimony onto a silicon nitride second passivation layer at the same time so as to deposit an alloy of tin and antimony, for example, about 5 atomic percent antimony in tin, with a total layer thickness of about 0.5 to about 10 microns. The other contact can comprise a metal, or a metal containing another metal, that can function as a p-conductivity dopant in silicon, for example, aluminum or indium. Another embodiment would be to use a tin alloy containing 0.1 to 20 atomic percent of a p-type dopant such as one or more of boron, aluminum, gallium or indium. Such contacts can be deposited initially as a layer by any suitable means, such as, for example, sputtering a suitable target using a magnetron sputtering apparatus. Such electrical contacts preferably comprise point contacts, and more preferably point contacts that are formed by a laser firing process. Such point contacts and a laser firing process to form them will be described in more detail below.
The first contact and the second contact are electrically separated from each other by, for example, a layer of a suitable insulation material such as one or more of silicon nitride, silicon oxide or silicon oxynithde. When silicon nitride is used for such insulation layer, it can have the same composition as described above for the other layers of silicon nitride and can be formed by the same processes. The insulation layer should be formed so that it is free or substantially free of pinholes, and should be sufficiently thick so that there is no dielectric breakdown of the layer during operation of the photovoltaic cell. Such layer can be up to about 1 micron in thickness, for example, about 0.1 to about 1 micron in thickness. As described above, the electrical contacts in the photovoltaic cell of this invention are mainly, and preferably only, on the back surface of the wafer and therefore do not shade or obstruct the front, light-receiving surface of the wafer. This results in a photovoltaic cell that is more efficient in converting light energy to electrical energy.
Certain embodiments of the invention will now be described with respect to the Figures. The Figures are not necessarily drawn to scale. For example, the thickness of the various metals, semiconductor and other layers shown in the Figures are not necessarily in scale with respect to each other. Figure 1 shows a three-dimensional, partial cut away view of a part of photovoltaic cell 1 in accordance with an embodiment of this invention. The back surface of the cell is facing up in Figure 1. Photovoltaic cell 1 has a wafer 5 of p-type crystalline silicon. Front or light receiving surface of wafer 5 is textured as shown by texture line 10. Wafer 5 has a first passivation layer on the front surface made of a layer of silicon nitride 15. Photovoltaic cell 1 has a second passivation layer 25 of silicon nitride and is positioned in contact with wafer 5. Cell 1 has first electrical contact 30 comprising a layer portion 33 and point contacts 35. (Only one point contact 35 is shown for clarity.) First electrical contact 30 comprises, for example, a metal such as tin, or tin alloyed with antimony, phosphorus, or a combination thereof. Cell 1 has an insulation layer 40 comprising, for example, silicon nitride electrically separating second electrical contact 45 from first electrical contact 30. Second electrical contact comprises a layer portion 48 and point contacts 50. Second electrical contact comprises, for example, a metal such as aluminum. For clarity, only one point contact 50 is shown in Figure 1. Figure 1 shows how the insulation layer 40 separates and electrically insulates electrical contact layer 30 from layer 45 and, at 42, shows how the insulation layer extends around point contact 50 thereby electrically insulating point contact 50 from first contact 30. The thickness of the insulation layer 42 in this and other embodiments of this invention can be up to about
100 microns, for example, about 5 microns thick up to about 100 microns thick. Figure 1 also shows indentations or depressions 60 in second contact 45. Such depressions are formed by laser firing contact layer 48 to form point contacts 50. The laser firing process to form such point contacts will be described in more detail below. Figure 1 also shows a region 65 along the edge of cell 1 where the first electrical contact layer 30 is exposed so that an electrical connection can be made to such electrical contact. Such electrical connection may be in the form of a bus bar soldered to or otherwise electrically connected to layer 30.
Figure 2 is a plan view of part of the same photovoltaic cell shown in Figure 1 looking onto the back surface of the photovoltaic cell. Components shown in Figure 2 that are the same as those shown in Figure 1 are numbered the same. Figure 2 shows that the point contacts can be in the form of an array pattern on the back of the photovoltaic cell. Figure 2 shows depressions 60 (only a few numbered for clarity) and it also shows, as broken lines, the point contacts 35 that extend from the first electrical contact layer 30 to the wafer. The outer dotted sections 42 (only a few numbered for clarity) show the perimeter of the insulation layer 42 that is around point contacts 50.
Figure 3 shows a cross section view of a photovoltaic cell shown in Figure 2. The cross section is shown as 3 in Figure 2. All components of cell 1 in Figure 3 that correspond to the same components in Figures 1 and 2 are numbered the same.
Figure 3 also shows n+ emitter region 65, depicted as a series of "n+", located where point contacts 35 of first electrical point contacts 30 meet or enter wafer 5. Figure 3 also shows as a series of p+ base or ohmic contact regions 70 where point contacts 50 of second electrical contact 45 meet or enter wafer 5. The p+ regions can also act as a back surface field (BSF) region. These point contact regions can, as will be discussed in more detail below, be formed, for example by a laser firing process to form the point contacts. The symbols "p+" and "n+" are used to denote high concentrations of the p-type and n-type dopants, respectively in the silicon in those regions. Without intending to be bound by a theory of operation, in the embodiment of the invention shown in Figures 1 through 3 where the wafer is a p-type wafer and the first electrical contact and corresponding point contacts is n-type conductivity, and the second electrical contact and corresponding point contacts is p-type conductivity, the
point contacts 35 that are part of the first electrical contact collect photogenerated electrons and the second electrical contact point contacts 50 collect photogenerated holes. The photogenerated electrons and holes are created when light is incident on the front surface 10 and is absorbed in the crystalline silicon wafer 5. A p-n junction with its built-in electric field is formed at the interface of the n-type point contacts 35 and the wafer that helps to collect the photogenerated electrons. The point contacts 50 form an ohmic contact to the p-type wafer 5 that efficiently collects the photogenerated holes. In an alternative embodiment, the first electrical contact as shown in Figures 1 through 3 can have a p-type conductivity and the second electrical contact n-type conductivity. Similarly, if the wafer has an n-type conductivity, the first electrical contact and corresponding point contacts can be of n- type or p-type conductivity and the second electrical contact and its corresponding point contacts will have a conductivity opposite the conductivity of the first electrical contact. As described above, the electrical contacts in the photovoltaic cells of this invention can comprise a layer of metal or alloyed metal and comprise point contacts extending from the metal a layer to the semiconductor wafer. The metal layers can have a thickness of about 0.5 to about 10.0 microns, preferably, about 1.0 to about 3.0 microns. Preferably, the thickness of the metal layers is selected to eliminate any significant series resistance in the photovoltaic cell.
The point contacts for each layer can be in any suitable pattern across the back surface of the cell such as in rows and columns. However, preferably they are in a pattern of equally spaced rows and columns as shown, for example, in Figure 2. Preferably the emitter point contacts having an n+ contact region to a p-type wafer (or the p+ contacts to an n-type wafer) are spaced so that the distance between the emitter point contacts are less than the minority carrier diffusion length. Thus, for a minority carrier diffusion length of 500 microns, the spacing between emitter point contacts would be about 250 microns apart or less as measured from the center of one point contact to the center of the other. For example, the number of point contacts for each electrical contact can be about 102 to about 104 per square cm of cell surface. Preferably, the size and spacing of the point contacts having ohmic regions to the base material (for example, the p+ contacts to a p-type wafer) are
adjusted to minimize the series resistance of the solar cell and to maximize the cell performance.
Although the point contacts are shown in the Figures as cylindrically shaped shafts or columns having a circular horizontal cross-sectional shape, it is to be understood that such point contacts can be any suitable shape. For example, instead of cylindrically shaped shafts or columns having a circular horizontal cross-sectional shape, such point contacts can be hemispherical, or shafts or columns with an oval or more elongated cross-sectional shape, or any other suitable geometric shape or pattern. They can be in the form of lines. The width of the point contact, for example, the diameter of a cylindrically or column-shaped point contact, or the width of a point contact having an oval or more elongated cross-sectional shape, can be up to about 100 microns, for example, about 5 to about 100 microns. The point contacts as shown in the Figures have a sufficient length to extend from the metal layer to which they are attached into the surface of the wafer. They can extend from the surface into the wafer about 1 to about 10 microns.
The point contacts can be formed by any suitable means for forming the structures as described herein for such point contacts. For example, they can be formed by first forming an opening or hole of a desired diameter into the layer or layers through which the point contact passes, followed by filling such hole or opening with the material, such as the metal, used for the contact. Such hole or opening can have a diameter or width of about 5 to about 100 microns corresponding to the diameter or width of the point contact. The hole or opening can be made by any suitable method such as by mechanical drilling or by using a photolithographic masking and etching process, or by ablating the material using a laser, such as an excimer laser or a Nd-YAG laser having a laser beam density sufficient to ablate or remove the layer or layers, through which the point contact passes. If a laser is used to form the hole or opening, the surface of the wafer, if exposed and damaged by the laser can be treated by, for example, a hydrogen plasma or by atomic hydrogen, to remove or cure the laser damaged regions of the wafer and to passivate any remaining defects. When the point contact is formed by a method where a hole or opening in the passivation layer (for example, silicon nitride) is filled with the contact material, it is desirable to use a rapid thermal annealing process to cause the formation of a heavily doped region or layer adjacent to where the point contact
meets the wafer. This emitter or ohmic contact region or layer is a region or layer of the wafer that is doped by the components that form the point contact. For example, when the point contact comprises aluminum, the emitter region in an n-type wafer will be doped with aluminum. The amount of p-type doping and the depth of the doped layer or region is controlled mainly by the time and temperature of the heat treatment. Formation of such emitter and base regions by rapid thermal annealing can be accomplished by, for example, heating the contact layers to a high temperature and for a sufficient time to form the desired contact regions. For example a temperature of about of 8000C to about 10000C for about 5 seconds to about 2 minutes. In the case of aluminum, for example, one minute at about 9000C. Another, more preferred method for forming the point contacts and corresponding emitter and ohmic regions for the photovoltaic cells of this invention, is to use a firing process using, for example, a laser. In the laser firing process, the surface of the material used for the contact, such as a layer of metal, is heated using a laser beam. The heated material such as a metal melts through the underlying layers and into the wafer. The hot metal or other material also forms the emitter or ohmic contact region, as described above, when it contacts the wafer. The laser firing process can be performed using a Q-switched, Nd-YAG laser with a pulse duration of, for example, about 10 to 100 nanoseconds (ns). In addition to using a laser, such firing process to form the point contacts can be accomplished using, for example, electron or ion beam bombardment to heat the contact material and form the fired contact.
The insulation layer that is positioned between the first and the second contacts that electrically separate the contacts can have a thickness of about 70 to about 2000 nm. As mentioned above, such insulation layer can comprise one or more of silicon nitride, silicon oxynitride or silicon dioxide. It can comprise some other suitable dielectric material. This insulation layer should be free of pinholes so that there is no significant leakage between the first and second contact layers.
A process for manufacturing a photovoltaic cell in accordance with this invention and having a structure as shown in Figures 1 through 3 will now be described, it being understood that this is not the only process for preparing such photovoltaic cell. The process is described with reference to Figure 4. The elements numbered in Figure 4 that are the same as in Figures 1 -3 are numbered the same.
The process starts with a textured, a p-type silicon wafer 5 having layer 15 of, for example, silicon nitride on the surface of the wafer that will become the light receiving side of the photovoltaic cell. As described above, this layer functions as an antireflective coating as well as a surface passivation layer. This wafer is shown in Figure 4A. In the next step, as shown in Figure 4B, a second passivation layer of, for example, silicon nitride 25 is deposited by PECVD on the second side of the wafer, directly on the wafer surface. In the next step as shown in Figure 4C a first metal contact layer 30 comprising, for example, tin alloyed with antimony is added by magnetron sputtering. In the next step, as shown in Figure 4D, a plurality of laser fired contacts 35 are formed in the metal layer 30 by directing a laser beam from, for example, a Nd-YAG laser, on the outer surface of metal layer 30. The laser heats the metal layer in a spot and causes the metal layer to melt in the region where the laser is positioned on the metal layer. The process is conducted so that the heated metal melts through the layer 25 and into the silicon wafer to form the laser fired contacts 35. As shown in Figure 4D, indentations or dimples 38 are formed on the surface of the metal layer 30 where the laser beam was positioned to form the laser fired contact. In the next step in the process as shown in Figure 4E, a plurality of holes or openings 39 are made at least through the metal layer 30 and, preferably through the passivation layer 25, as shown in Figure 4E, all the way to the wafer. In processing cells of this invention, such holes or openings can be any suitable shape. Preferably they are round although they can be, for example, oval or elongated, e.g., linear, in shape. The diameter or width of such holes or openings can be about 5 to about 100 microns. In the next step of the process as shown in Figure 4F, an insulation layer 40 of, for example, silicon nitride is deposited on first metal contact layer 30 using PECVD. This insulation layer fills the holes or openings 39. In the next step, as shown in Figure 4G, a second metal contact layer 48 of, for example, aluminum is deposited on the insulation layer 40 by sputtering. In the next step, as shown in Figure 4H, a plurality of laser fired contacts 50 are formed in the metal layer 48 by directing a laser beam from, for example, a Nd-YAG laser, on the outer surface of metal layer 48. The laser heats the metal layer in a spot and causes the metal layer to melt in the region where the laser is positioned on the metal layer. The process is conducted so that the heated metal melts through insulation layer 40 that was deposited in openings 39 and into the silicon wafer to form the laser fired contacts 50.
The process of heating metal layer 48 is conducted so that as the heated metal melts through insulation layer 40, a region 42 of insulation layer 40 remains around point contact 50 thereby electrically insulating point contact 50. Figure 4H shows the completed cell having both electrical contacts on the back side of the wafer, each electrical contact having point contacts with the silicon wafer. In alternate processing steps, not shown in Figure 4, rather than fire the contacts through the first passivation layer and the insulation layer, holes or openings can be formed in the second passivation layer and in the insulation layer and, when the metal layers are deposited, the metal will fill the holes or openings to form the point contacts. For example, with reference to Figure 4F, holes or openings would be made in layer 40 in the region where insulation layer 40 filled holes 39. This is shown in Figure 4I where holes or openings 80 are formed through the insulation layer 40 and preferably down to and even into the wafer 5 as shown in Figure 4I. Then, when metal layer 48 is deposited, the metal will fill the holes 80 to form point contacts 50 with wafer 5. A rapid thermal annealing process is subsequently used to diffuse the dopants from the metal layer 48 into the wafer to form the heavily doped emitter or base contact regions.
Figure 5 shows another preferred embodiment of the invention where the photovoltaic cell 2 has buffer layer 81 of, for example, boron-doped a- Si:H, positioned around point contact 50 and between the silicon wafer 5 and the insulating layer 42. This buffer layer can have a thickness of up to about 40 nm, for example, about 3 nm to about 40 nm. All of the elements in Figure 5 that are numbered the same as the elements shown in Figures 1 through 4 are numbered the same.
Figure 5 shows buffer layer 81 of, for example, boron-doped a-Si:H (or a layer of undoped a-Si:H and a layer of boron-doped a-Si:H) positioned near point contact 50 and between insulation area 42 and wafer 5. For reasons that will be described below, photovoltaic cell 2 shown in Figure 5 has a layer 82 on top of contact layer 30. Figure 5 also shows an inversion layer 85 which is designated as a series of "-" in the p-type wafer 5. While not intending to be bound by any theory, it is believed that the positive charges denoted by a series of "+" in the silicon nitride layer 25 can form such inversion layer that will assist in the collection of minority carriers. The buffer layer 81 of material such as boron-doped a- Si:H, serves to prevent an inversion layer from forming near the point contact 50. If such layer 81 were not present, minority carriers could leak to the point contact 50 through the inversion layer and cause shunting in the photovoltaic cell.
A photovoltaic cell having the structure as shown in Figure 5 can be made by adding an extra step to the process shown in Figure 4. Specifically, after the step in the process as shown in Figure 4E, a layer of, for example, boron-doped a-Si:H is deposited (or a layer of undoped a- Si:H and a layer of boron-doped a-Si:H) and such layer forms in the openings 39 to form layer 81 and also layer 82 on layer 30. Thereafter, the rest of the process is the same. Forming the photovoltaic cell using such processing steps will produce the structure as shown in Figure 5. The layer of boron-doped a-Si:H can be deposited by one or more of the methods described above for forming a-Si:H and adding, for example, B2H6 as a dopant gas. The thickness of the boron-doped layer can be up to about 30 nm for example, about 5 to about 30 nm, and the amount of dopant is suitably selected to minimize any current leakage that might otherwise occur between the inversion layer and the point contacts 50; thus the thickness of the boron-doped layer and the concentration of boron in the layer is preferably adjusted to prevent a significant amount of band bending occurring in the silicon layer next to layer 81. If a combination of a boron- doped layer and a layer of a-Si:H is used, the a-Si:H can have a thickness up to about 30 nm, for example, about 3 to about 30 nm, and the thickness of and concentration of boron in the boron-doped layer would be suitably selected to minimize the aforementioned current leakage. In addition to a-Si:H, other materials such as microcrystalline silicon or hydrogenated amorphous silicon alloyed with carbon or hydrogenated amorphous silicon doped with boron or phosphorus such as those described above, and one or more mixtures thereof, could also be used as a buffer layer 81 to prevent the formation of an inversion layer near the point contact 50.
When referring herein to a layer positioned over another layer or over a wafer, it does not necessarily mean that such layer is positioned directly on and in contact with such other layer or wafer. Layers of other materials may be present between such layers or between such layer and the wafer.
Unless specified otherwise herein, silicon nitride preferably means hydrogenated silicon nitride. For example it can have about 5 to about 20 atomic percent hydrogen. Such silicon nitride can be formed by PECVD. Such silicon nitride formed by PECVD typically has a stoichiometry that is close to SisN4. Methods for depositing layers of a-Si:H, with or without dopants such as phosphorus or boron, or other elements such as nitrogen or carbon, are well know in the art. However, general conditions for depositing such layers by PECVD, using a mixture of silane in hydrogen are substrate temperatures of about 1000C to about 2500C, and pressures of about 0.05 to about 5 Torr. Methods for depositing layers of silicon nitride are also well known. However, general conditions for depositing such layers by PECVD using a mixture of silane and ammonia are substrate temperatures of about 200°C to about 4500C, and pressures of about 0.05 to about 2 Torr. The photovoltaic cells of this invention have high efficiency in converting light energy into electrical energy. Photovoltaic cells of this invention made using a monocrystalline silicon wafer, preferably of an area of about 100 to about 250 square centimeters, can have an efficiency of at least about 20%, and can have efficiency of up to or of at least about 23%. As used herein, the efficiency of the photovoltaic cells made by the process of this invention is measured using the standard test conditions of AM1.5G at 25°C using 1000 VWm2 (1000 watts per square meter) illumination where the efficiency is the electrical energy output of the cell over the light energy input, expressed as a percent.
The photovoltaic cells of this invention can be used to form modules where, for example, a plurality of such cells are electrically connected in a desired arrangement and mounted on or between a suitable supporting substrate such as a section of glass or other suitable material. Methods for making modules from photovoltaic cells are well known to those of skill in the art.
It is to be understood that only certain embodiments of the invention have been described and set forth herein. Alternative embodiments and various modifications will be apparent from the above description to those of skill in the art. These and other alternatives are considered equivalents and within the spirit and scope of the invention.
U.S. Provisional Patent Application 60/751,168, filed on December 16, 2005, is incorporated by reference herein in its entirety.
「特表2009-520369およびWO2007126441より引用」
【技術分野】
【０００１】
本出願は、２００５年１２月１６日出願の米国仮特許出願６０／７５１，１６８の利益を主張する。
本発明は、新規な太陽電池に関する。より詳しくは、本発明は、光エネルギー、特に太陽エネルギーを電気エネルギーに変換するのに非常に効率的であり、裏表面上に電気接点を有する太陽電池に関する。本発明は、また、かかる電池を製造する方法にも関する。
【背景技術】
【０００２】
太陽電池の最も重要な特性の一つは、太陽からの光エネルギーを電気エネルギーに変換するその効率である。他の重要な特性は、大規模製造プロセスに適用できる方法でかかる電池を製造する能力である。而して、当該技術においては、光エネルギーを電気エネルギーに変換する太陽電池の効率を向上させるだけでなく、安全で環境的に適合しうる大規模製造プロセスを用いてそれらを製造するために、努力が続けられている。
【０００３】
太陽電池は種々の半導体材料から製造することができるが、妥当なコストで容易に入手することができるために、且つ太陽電池を製造するのに用いるための電気的、物理的及び化学的特性の適当なバランスを有しているために、シリコンが一般に用いられる。選択された半導体材料としてシリコンを用いて太陽電池を製造する典型的な方法においては、シリコンに、正又は負のいずれかの導電型のドーパントをドープし、単結晶シリコンのインゴットに形成するか、又は当該技術において多結晶シリコンと呼ばれているもののブロック又は「ブリック」に成形し、これらのインゴット又はブロックを、当該技術において公知の種々のスライス又はソーイング方法によってウエハとも呼ばれる薄い基材に切断する。これらのウエハを用いて太陽電池を製造する。しかしながら、これらは、太陽電池を製造するための好適な半導体ウエハを得るのに用いられる唯一の方法ではない。
【０００４】
慣例により、正の導電型は通常「ｐ」又は「ｐ型」と表され、負の導電型は「ｎ」又は「ｎ型」と表される。したがって、「ｐ」と「ｎ」とは、反対の導電型である。
ウエハが太陽電池に形成された際に入射光に面するように意図されたウエハの表面は、本明細書において前面又は前表面と呼び、前面と反対側のウエハの表面は、本明細書において裏面又は裏表面と呼ぶ。
【０００５】
例えば、ｐ型シリコンウエハを用いて太陽電池を製造する典型的で一般的な方法においては、ウエハを好適なｎ−ドーパントに曝露して、ウエハの前面又は受光面上にエミッタ層及びｐ−ｎ接合を形成する。典型的には、ｎ型層又はエミッタ層は、まず、化学析出又は物理析出のような当該技術において通常用いられている技術を用いて、ｐ型ウエハの前表面の上にｎ−ドーパントを堆積し、かかる堆積の後に、ｎ−ドーパント、例えばリンを、シリコンウエハの前表面中に打ち込んで、ｎ−ドーパントをウエハ表面中に更に拡散させる。この「打ち込み」工程は、通常、ウエハを高温に曝露することによって行われる。これによって、ｎ型層とｐ型シリコンウエハ基材との間の境界領域においてｐ−ｎ接合が形成される。ウエハ表面は、リン又は他のドーピングを行ってエミッタ層を形成する前に、テクスチャ加工することができる。
【０００６】
ｐ−ｎ接合を光エネルギーに曝露することによって生成する電位を用いるために、太陽電池には、通常、ウエハの前面上の導電性の前面電気接点、及びウエハの裏面上の導電性の裏面電気接点が与えられている。かかる接点は、通常、１種類以上の高度に導電性の金属でできており、したがって通常は不透明である。前面接点は、太陽電池の太陽又は他の光エネルギー源に面する側の上に配されているので、前面接点は、電池の前表面の可能な限り少ない面積を占め、それにも拘わらず電池と相互作用する入射光によって生成する電荷を捕捉することが、一般に望ましい。前面接点は、接点によって被覆又は遮蔽される電池の前表面の面積が最小になるように施されるが、それでもなお、前面接点は、それがなければ電気エネルギーを生成するのに用いることができる太陽電池の表面積の量を減少させる。上記の方法は、また、多数の高温処理工程を用いて太陽電池を形成している。高温を用いると、太陽電池を製造するのに必要な時間の量が増大し、エネルギーを消費し、高価な高温炉、又は高温で太陽電池を処理するための他の装置を使用することが必要になる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
発明の概略：
従って、当該技術においては、高い効率を有し、大規模製造法を用いて、且つ好ましくは高温処理工程を用いないか、或いは少なくとも最小の高温処理工程を用いる方法によって製造することができ、電池が、効率を増大するために、ウエハの前面又は前表面上に電気接点を有さず、それによって光を電流に変換するための電池の前表面の利用可能な領域が最大になっている太陽電池が必要とされている。本発明は、かかる太陽電池を提供する。本発明の太陽電池を用いて、太陽電池を太陽に曝露することによって電気エネルギーを効率的に生成することができる。
【課題を解決するための手段】
【０００８】
本発明は、第１の導電型の半導体材料、第１の受光表面、及び第１の表面の反対側の第２の表面を含むウエハ；ウエハの第１の表面の上に配置されている第１のパッシベーション層；ウエハの第２の表面の上に配置され、ウエハのものとは反対の導電型を有する点接触を含む第１の電気接点；ウエハの第２の表面の上に配置され、第１の電気接点から電気的に分離されており、ウエハのものと同じ導電型を有する点接触を含む第２の電気接点；を含む太陽電池に関する。
【０００９】
本発明は、また、かかる太陽電池の製造方法にも関する。
【発明を実施するための最良の形態】
【００１０】
発明の詳細な説明：
太陽電池を製造するための本発明方法において有用な半導体ウエハは、好ましくはシリコンを含み、通常、薄い平坦な形状の形態である。シリコンは、所望の場合には、１種類以上の半導体材料、例えばゲルマニウムのような１種類以上の更なる材料を含むことができる。ｐ型ウエハに関しては、ホウ素がｐ型ドーパントとして広く用いられているが、他のｐ型ドーパント、例えばアルミニウム、ガリウム、又はインジウムもまた十分である。ホウ素が好ましいｐ型ドーパントである。かかるドーパントの組み合わせもまた好適である。而して、ｐ型ウエハに関するドーパントは、例えば、ホウ素、アルミニウム、ガリウム、又はインジウムの１以上を含むことができ、好ましくはホウ素を含む。ｎ型シリコンウエハを用いる場合には、ドーパントは、例えば、リン、ヒ素、アンチモン、又はビスマスの１以上であってよい。好適なウエハは、通常、単結晶シリコンのインゴットのようなシリコンインゴットをスライス又はソーイングして、所謂チョクラルスキー（Ｃｚ）シリコンウエハのような単結晶ウエハを形成することによって得られる。好適なウエハは、また、成形された多結晶シリコンのブロックをスライス又はソーイングすることによっても製造することができる。シリコンウエハは、また、端面画定膜供給成長法（Edge-defined Film-fed Growth technology, ＥＦＧ）又は同様の方法のようなプロセスを用いて溶融シリコンから垂直に引き上げることもできる。ウエハは任意の形状であってよいが、ウエハは、通常は、円形、正方形、又は擬正方形の形状である。「擬正方形」とは、通常は丸みのある角部を有するほぼ正方形形状のウエハを意味する。本発明の太陽電池において用いるウエハは、好適には薄いものである。例えば、本発明において有用なウエハは、厚さ約１０ミクロン〜厚さ約３００ミクロンであってよい。例えば、それらは厚さ約１０ミクロン〜約２００ミクロンであってよい。それらは、厚さ約１０ミクロン〜約３０ミクロンであってよい。円形の場合には、ウエハは、約１００〜約１８０ｍｍ、例えば１０２〜１７８ｍｍの直径を有することができる。正方形又は擬正方形の場合には、約１００ｍｍ〜約１５０ｍｍの幅を有することができ、約１２７〜約１７８ｍｍの直径を有する丸みのある角部を有することができる。本発明方法において有用なウエハ、及びしたがって本発明方法によって製造される太陽電池は、例えば、約１００〜約２５０ｃｍ2の表面積を有することができる。本発明方法において有用な第１のドーパントでドープされたウエハは、約０．１〜約２０オーム・ｃｍ、通常は約０．５〜約５．０オーム・ｃｍの抵抗率を有することができる。
【００１１】
本発明の太陽電池において用いるウエハは、好ましくは、ウエハ厚さ（ｔ）よりも大きな拡散距離（Ｌp）を有する。例えば、ｔに対するＬpの比は、好適には１より大きい。これは、例えば、約１．１より大きくてよく、或いは約２よりも大きくてよい。この比は約３以下又はそれより大きくてもよい。拡散距離は、少数キャリア（例えばｐ型材料における電子）が多数キャリア（ｐ型材料における正孔）と再結合する前に拡散できる平均距離である。Ｌpは、関係式：Ｌp＝（Ｄτ）1/2（式中、Ｄは拡散定数である）によって少数キャリア寿命τと相関する。拡散距離は、光子線誘導電流法又は表面光電圧法のような多数の技術によって測定することができる。例えば、どのようにして拡散距離を測定できるかが記載されている、A. Fahrenbruch及びR. Bubeによる”Fundamentals of Solar Cells”, Academic Press, 1983, p.90-102（参照として本明細書中に包含する）を参照。
【００１２】
本明細書において用いるウエハという用語は、記載した方法によって、特に単結晶又は多結晶シリコンのインゴット又はブロックをソーイング又は切断することによって得られるウエハを包含するが、ウエハという用語は、また、本発明方法によって太陽電池を製造するのに有用な任意の他の好適な半導体基材又は層も包含することができることを理解すべきである。
【００１３】
ウエハの前表面は、好ましくはテクスチャ加工する。テクスチャ加工は、一般に、光吸収を増加することによって、得られる太陽電池の効率を増大させる。例えば、ウエハを、化学エッチング、プラズマエッチング、レーザー又は機械的スクライビングを用いて好適にテクスチャ加工することができる。単結晶ウエハを用いる場合には、ウエハを、水酸化ナトリウムのような塩基の水溶液中、昇温温度、例えば約７０℃〜約９０℃で、約１０〜約１２０分処理することによって、ウエハをエッチングして、異方的にテクスチャ加工された表面を形成することができる。水溶液は、イソプロパノールのようなアルコールを含むことができる。多結晶ウエハは、傾斜ダイスブレード又は輪郭テクスチャ加工ホイールを用いた機械的ダイシングによってテクスチャ加工することができる。好ましい方法においては、フッ化水素酸、硝酸及び水の溶液を用いて、単結晶ウエハをテクスチャ加工する。かかるテクスチャ加工法は、Hauser, Melnyk, Fath, Narayanan, Roberts及びBrutonによる「第３回光発電エネルギー変換世界会議」、５月１１〜１８日、大阪、日本からの彼らの論文"A Simplified Process for Isotropic Texturing of MC-Si", Hauserら（この記載の全てを参照として本明細書中に包含する）において記載されている。テクスチャ加工されたウエハは、通常、その後、例えば、フッ化水素酸中、次に中間段階として塩酸中に浸漬し、最後に脱イオン水中ですすぎ、乾燥することによって、清浄化される。ウエハの裏表面は、ウエハの厚さ及び用いる光捕捉構造に応じてテクスチャ加工してもしなくてもよい。
【００１４】
ウエハをテクスチャ加工する前に、ウエハを、リン及びアルミニウムのゲッタリングにかけることができる。例えば、ゲッタリングは、例えばウエハの一面又は両面上にリンを拡散させることにより高濃度ｎ−ドープ層を形成することによって行うことができる。これは、例えば、ウエハを、ＰＯＣｌ3のようなガスに、９００℃〜１０００℃において３０分曝露することによって行うことができる。かかるゲッタリングによって、ウエハの拡散距離が増大する。一つ又は複数の高濃度ｎ−ドープ層を形成した後に、これらは、例えば、フッ化水素酸（ＨＦ）及び硝酸（ＨＮＯ3）又はこれらの混合物のような酸、或いは水酸化ナトリウム（ＮａＯＨ）のような強塩基を用いてエッチングすることによって除去することができる。本発明の一態様は、ウエハの前面上に高濃度ｎ−ドープ層を形成して不純物をゲッタリングし、次に上記のように前表面のテクスチャ加工エッチング中にそれを除去することを含む。
【００１５】
本発明の好ましい態様においては、太陽電池は、好ましくは反射防止被覆としても機能することができる層である第１のパッシベーション層をウエハの前表面上に有する。ウエハがテクスチャ加工されている場合には、かかる層は、好ましくはかかるテクスチャ加工の後に加える。かかる第１のパッシベーション層は、例えば、プラズマ化学気相成長法（ＰＥＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、熱酸化、ペースト、インク又はゾルゲルのスクリーン印刷などのような当該技術において公知の方法によって形成することのできる、二酸化ケイ素、炭化ケイ素、オキシ窒化ケイ素、又は窒化ケイ素のような誘電体の層であってよい。窒化ケイ素の層及び二酸化ケイ素の層のような、２以上のかかる層の組み合わせを用いて第１のパッシベーション層を形成することもできる。１つより多い層を用いる場合には、少なくとも一つの層は、好ましくは、例えば窒化ケイ素を含むパッシベーション層である。好ましくは、パッシベーション層は、窒化ケイ素が水素を含むようにＰＥＣＶＤのような方法によってウエハの表面上に直接形成された窒化ケイ素の層を含む。組み合わせられた層が前表面からの３５０〜１１００ナノメートル（ｎｍ）の波長範囲の光の反射を減少し、シリコン表面上に堆積された第１の層がパッシベーション層として機能するように、２以上の層の組み合わせを選択することができる。用いられる全てのかかる層の合計は、厚さ約１２０ｎｍ以下、例えば厚さ約７０〜約１００ｎｍであってよい。水素化窒化ケイ素は、シラン及びアンモニアの雰囲気中でのＰＥＣＶＤを用いて、約２００℃〜約４５０℃、例えば約３５０℃〜約４００℃の温度で堆積させることができる。
【００１６】
好適な第１のパッシベーション層は、また、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）の層、水素化微結晶シリコンの層、又はａ−Ｓｉ：Ｈと水素化微結晶シリコンの混合物の層を含むことができ、特に、かかる層がウエハ上に直接堆積しているか又は他の方法で形成されている層を含むこともできる。好ましくは、かかる層は、ケイ素に加えて窒素を含む。かかる層は、また、窒素と共に又は窒素を含まずに、ホウ素を含んでいてよい。幾つかの場合においては、かかる層が、リンのような他のドーパントを含むか、或いは炭素、窒素、又は酸素のような他の元素で合金化されていることが好ましい可能性がある。ａ−Ｓｉ：Ｈ、水素化微結晶シリコン、又はこれらの混合物を含む第１のパッシベーション層中に窒素を含ませる場合には、窒素の量又は濃度は、層中の窒素の量が、ウエハに隣接する箇所では最小、例えば窒素を含まない状態であり、ウエハとの界面から最も離れた箇所では層が窒化ケイ素になるようなレベルに到達するように、傾斜分布させることができる。アンモニアを窒素の好適な源として用いることができる。ホウ素又はリンを用いる場合には、ホウ素又はリンの濃度は、同じように、ウエハに隣接するか又は最も近接する箇所ではホウ素又はリンは存在せず、層中のケイ素及び存在する場合には窒素の全量を基準として約１原子％以下の最大ホウ素又はリン濃度に到達するように、傾斜分布させることができる。窒素を含むか又は含まず、ホウ素又はリンのようなドーパントを含むか又は含まない、ａ−Ｓｉ：Ｈ、水素化微結晶シリコン、又はこれらの混合物を含むかかる層を施す場合には、それは、約４０ｎｍ以下の厚さを有することができる。それは、例えば、厚さ約３〜約３０ｎｍであってよい。かかるａ−Ｓｉ：Ｈ層は、例えばシランの雰囲気中でのＰＥＣＶＤによるような任意の好適な方法によって施すことができる。最も好ましくは、それは、水素中約１０％のシランを含む雰囲気中でのＰＥＣＶＤによって施し、最も好適には、それは、例えば約１００℃〜約２５０℃のような低温で施す。動作理論に縛られることは意図しないが、第１のパッシベーション層は、ウエハ表面の再結合速度を＜１００ｃｍ／ｓに低下させるように機能することができる（＜１００ｃｍ／ｓの低表面再結合速度は、表面における低密度の欠陥状態の指標である）。第１のパッシベーション層は、また、窒化ケイ素層において通常見られるような、固定電荷を有することができ、その電場によってウエハ表面に近接する半導体ウエハの領域においてバンド曲がりが誘導される。窒化ケイ素における固定電荷は、通常、正であるので、このバンド曲がりは、ウエハの表面領域からの少数キャリアを押し返すように作用することができ、而してウエハがｎ型である場合には表面再結合を減少させることもできる。ウエハがｐ型である場合には、正の電荷は、蓄積層を生成するように作用することができ、表面再結合は、表面上の欠陥の密度が低い場合には低いままであることができる。而して、かかる機能を与えることができ、シリコンウエハに施すことができる任意の材料が、好適な第１のパッシベーション層であることができる。かかる層は、上に記載したように、複数の層を含むことができ、かかる層の一部又は全部は、例えば上に記載した材料から選択される異なる材料である。
【００１７】
窒化ケイ素層は、厚さ約１２０ｎｍ以下、例えば厚さ約７０〜約１００ｎｍの厚さで、ウエハの第１の表面上の第１のパッシベーション層及び反射防止層の両方として機能することができる。窒化ケイ素は、シラン及びアンモニア中、約３５０℃〜４００℃の堆積温度において、ＰＥＣＶＤによって堆積させることができる。
【００１８】
他の態様においては、かかる窒化ケイ素層の窒素含量は、傾斜分布している。例えば、窒素含量は、シリコンウエハの表面に最も近接する窒化ケイ素層の部分におけるゼロから、約１０ｎｍ以下の厚さに亘ってほぼＳｉ3Ｎ4に見られるレベルまで上昇し、層の残りの厚さ、例えば残り約７０ｎｍに亘って一定となるようにすることができる。
【００１９】
好ましくは、本発明の太陽電池は、ウエハの第２の表面上に、好ましくは窒化ケイ素の層を含む第２のパッシベーション層を含む。好ましくは、ウエハの第２の表面上の窒化ケイ素のかかる層は、ウエハと直接接触しているが、ａ−Ｓｉ：Ｈ、又は微結晶シリコン、或いはａ−Ｓｉ：Ｈ及び微結晶シリコンの混合物を含む層を、窒化ケイ素の層とウエハの裏表面との間に配置することができる。ウエハの裏表面上の窒化ケイ素の層は、ウエハの前表面上の窒化ケイ素の層に関して上に記載したように形成することができ、同様の組成を有することができる。これは、ウエハの第１の表面上の窒化ケイ素層に関して記載したものと同等の厚さを有することができる。かかる窒化ケイ素の層は、窒化ケイ素の第１の層をウエハの第１の表面上に形成する場合と同様の方法で形成することができる。かかる窒化ケイ素の層は、アンチモン、リン、又はこれらの組み合わせのようなドーパントを含んでいてよい。かかるドーパントが存在する場合には、それは、窒化ケイ素層の約０．１〜約１．０原子％であってよい。ａ−Ｓｉ：Ｈ、又は微結晶シリコン、或いはａ−Ｓｉ：Ｈ及び微結晶シリコンの混合物を含む層は、窒化ケイ素の層とウエハの裏表面との間に配置する場合、或いは第２のパッシベーション層としての窒化ケイ素層を用いない場合には、ウエハの第１の表面上のパッシベーション層に関して上に記載したように形成することができ、同様の組成を有することができる。
【００２０】
本発明の太陽電池におけるウエハの裏表面又は第２の表面は、好ましくはそれぞれが１種類以上の金属を含む二つの電気接点を含む。接点の一方は、金属、或いはシリコン中でｎ導電型ドーパントとして機能することができる他の金属を含む金属を含んでいてよい。例えば、金属は、ケイ素と等電性のスズであってよく、或いは、リン、ヒ素、アンチモン、ビスマス、又はこれらの組み合わせによって合金化されたスズであってよい。スズを用い、例えばそれをアンチモンのような元素によって合金化する場合には、かかる合金元素の量は、約０．１〜約２０原子％であってよい。かかる接点は、任意の好適な手段によって、例えばマグネトロンスパッタリング装置を用いて好適なターゲットをスパッタリングすることによって、まずは層として堆積させることができる。かかる電気接点は、好ましくは、点接触、より好ましくはレーザー照射プロセスによって形成された点接触を含む。ｎ型接点は、例えばレーザー照射プロセスを用いてシリコンウエハへの点接触を形成する前に、第２のパッシベーション層、例えば約７００ｎｍの窒化ケイ素の頂部に、まず例えば厚さ約１０〜約２００ｎｍのアンチモンの薄層を堆積させ、次に例えば厚さ約５００〜約１０，０００ｎｍのスズのより厚い層を堆積させることによって形成することができる。スズ及びアンチモンの層は、例えば、スパッタリング、熱蒸着、又は電子ビーム蒸着によって堆積させることができる。他の態様は、スズ及びアンチモンの合金、例えばスズ中約５原子％のアンチモンを、約０．５〜約１０ミクロンの全層厚さで堆積させるように、窒化ケイ素の第２のパッシベーション層の上にスズ及びアンチモンを同時に共スパッタリング又は共蒸着することである。もう一方の接点は、金属、又はシリコン中でｐ型ドーパントとして機能することのできる他の金属を含む金属、例えばアルミニウム又はインジウムを含んでいてよい。他の態様は、ホウ素、アルミニウム、ガリウム、又はインジウムの１種類以上のような０．１〜２０原子％のｐ型ドーパントを含むスズ合金である。かかる接点は、任意の好適な手段によって、例えばマグネトロンスパッタリング装置を用いて好適なターゲットをスパッタリングすることによって、まずは層として堆積させることができる。かかる電気接点は、好ましくは、点接触、より好ましくはレーザー照射プロセスによって形成された点接触を含む。かかる点接触、及びこれを形成するレーザー照射プロセスについて、以下により詳細に説明する。
【００２１】
第１の接点及び第２の接点は、例えば窒化ケイ素、酸化ケイ素、又はオキシ窒化ケイ素の１種類以上のような好適な絶縁材料の層によって互いに電気的に分離されている。かかる絶縁層について窒化ケイ素を用いる場合には、これは、窒化ケイ素の他の層に関して上に記載したものと同様の組成を有していてよく、同様のプロセスによって形成することができる。絶縁層は、ピンホールが無いか又は実質的に無いように形成しなければならず、太陽電池の運転中に層の絶縁破壊がないように十分に厚くなければならない。かかる層は、厚さ約１ミクロン以下、例えば厚さ約０．１〜約１ミクロンであってよい。上に記載したように、本発明の太陽電池における電気接点は、主として、且つ好ましくはウエハの裏表面上のみに存在し、したがって、ウエハの前面の受光表面を遮蔽又は妨害しない。この結果、光エネルギーを電気エネルギーに変換する点でより効率的な太陽電池が得られる。
【００２２】
ここで、図面に関連して本発明の幾つかの態様を説明する。図面は必ずしも一定の縮尺で描かれてはいない。例えば、図中に示される種々の金属、半導体及び他の層の厚さは、必ずしも、互いに同じ縮尺ではない。
【００２３】
図１は、本発明の一態様による太陽電池１の一部分の三次元部分切除図を示す。図１においては、電池の裏表面が上向きになっている。太陽電池１は、ｐ型結晶シリコンのウエハ５を有する。ウエハ５の前表面又は受光表面は、テクスチャ線１０によって示されるように、テクスチャ加工されている。ウエハ５は、前表面上に、窒化ケイ素の層１５で形成される第１のパッシベーション層を有する。太陽電池１は、窒化ケイ素の第２のパッシベーション層２５を有し、ウエハ５と接触して配置されている。電池１は、層部分３３及び点接触３５を含む第１の電気接点３０を有する。（明確にするために、一つの点接触３５しか示していない。）第１の電気接点３０は、例えば、スズのような金属、或いはアンチモン、リン、又はこれらの組み合わせによって合金化されたスズを含む。電池１は、第１の電気接点３０から第２の電気接点４５を電気的に分離する例えば窒化ケイ素を含む絶縁層４０を有する。第２の電気接点は、層部分４８及び点接触５０を含む。第２の電気接点は、例えばアルミニウムのような金属を含む。明確にするために、図１においては一つの点接触５０しか示していない。図１においては、絶縁層４０がどのようにして電気接点層３０を層４５から分離且つ電気的に絶縁しているかが示されており、また、４２において絶縁層がどのようにして点接触５０の周りに伸長し、それによって点接触５０を第１の接点３０から電気的に絶縁しているかが示されている。本発明のこの態様及び他の態様において、絶縁層４２の厚さは、約１００ミクロン以下、例えば厚さ約５ミクロン〜厚さ約１００ミクロンであってよい。また、図１においては、第２の接点４５内の凹み又は凹部６０が示されている。かかる凹部は、接点層４８をレーザー照射して点接触５０を形成することによって形成される。かかる点接触を形成するためのレーザー照射プロセスについて、以下により詳細に説明する。また、図１においては、第１の電気接点層３０が曝露されてかかる電気接点に対する電気接続が行われる電池１の端部に沿った領域６５が示されている。かかる電気接続は、層３０にハンダ付けされているか又は他の方法で電気的に接続されている母線（bus bar）の形態であってよい。
【００２４】
図２は、図１に示されるものと同じ太陽電池の一部分の、太陽電池の裏表面に面する平面図である。図１に示されるものと同じ図２において示される部品は、同じ番号を付している。図２においては、点接触が太陽電池の裏面上の配列パターンの形態であってよいことが示されている。図２においては、凹部６０（明確にするために数個のみ）が示され、また、第１の電気接点層３０からウエハに伸長する点接触３５が破線として示されている。外側の破線部分４２（明確にするために数個のみ）は、点接触５０の周りの絶縁層４２の周縁を示す。
【００２５】
図３は、図２に示される太陽電池の横断面図を示す。横断面は、図２において３として示されている。図１及び２における同じ部品に相当する図３における電池１の全ての部品は、同じ番号を付している。
【００２６】
また、図３においては、第１の電気点接点３０の点接触３５がウエハ５に接触又は侵入する個所に位置する一連の「ｎ+」として表されているｎ+エミッタ領域６５も示されている。また、図３においては、一連のｐ+として、第２の電気接点４５の点接触５０がウエハ５に接触又は侵入している位置のベース又はオーム接触領域７０も示されている。ｐ+領域は、また、裏面電界（ＢＳＦ）領域として機能することもできる。これらの点接触領域は、以下により詳細に議論するように、例えば点接触を形成するためのレーザー照射プロセスによって形成することができる。記号「ｐ+」及び「ｎ+」は、これらの領域内におけるシリコン中のそれぞれｐ型及びｎ型ドーパントの高い濃度を表すように用いる。
【００２７】
動作理論に縛られることは意図しないが、ウエハがｐ型ウエハであり、第１の電気接点及び対応する点接触がｎ導電型であり、第２の電気接点及び対応する点接触がｐ導電型である、図１〜３に示される本発明の態様においては、第１の電気接点の一部分である点接触３５が光生成電子を集め、第２の電気接点の点接触５０が光生成正孔を集める。光生成電子及び正孔は、光が前表面１０上に入射し、結晶シリコンウエハ５中に吸収されると生成する。その埋め込み電場を有するｐ−ｎ接合が、ｎ型点接触３５とウエハとの界面に形成され、光生成電子を集めるのを補助する。点接触５０は、ｐ型ウエハ５に対するオーム接触を形成し、光生成正孔を効率的に集める。他の態様においては、図１〜３に示されるような第１の電気接点はｐ型の導電型を有することができ、第２の電気接点はｎ型の導電型を有することができる。同様に、ウエハがｎ型の導電型を有する場合には、第１の電気接点及び対応する点接触はｎ型又はｐ型の導電型であってよく、第２の電気接点及びその対応する点接触は第１の電気接点の導電型と反対の導電型を有する。
【００２８】
上に記載したように、本発明の太陽電池における電気接点は、金属又は合金の層を含んでいてよく、金属層から半導体ウエハへ伸長する点接触を含んでいてよい。金属層は、約０．５〜約１０．０ミクロン、好ましくは約１．０〜約３．０ミクロンの厚さを有していてよい。好ましくは、金属層の厚さは、太陽電池における全ての有意な直列抵抗を排除するように選択する。
【００２９】
それぞれの層に関する点接触は、電池の裏表面に沿って行及び列のような任意の好適なパターンであってよい。しかしながら、好ましくは、これらは、例えば図２に示されているように等間隔の行及び列のパターンである。好ましくは、ｐ型ウエハに対するｎ+接触領域（又はｎ型ウエハに対するｐ+接触）を有するエミッタ点接触は、エミッタ点接触の間の距離が少数キャリア拡散距離よりも小さくなるように離隔させる。而して、５００ミクロンの少数キャリア拡散距離については、エミッタ点接触の間の間隔は、一つの点接触の中心から他のものの中心まで測定して約２５０ミクロン以下離隔させる。例えば、それぞれの電気接点についての点接触の数は、電池表面１ｃｍ2あたり約１０2〜約１０4であってよい。好ましくは、ベース材料に対するオーム領域を有する点接触（例えば、ｐ型ウエハに対するｐ+接触）の寸法及び間隔は、太陽電池の直列抵抗を最小にし、電池性能を最大にするように調節する。
【００３０】
図面においては、円形の水平横断面形状を有する円筒形のシャフト又はカラムとして点接触を示しているが、かかる点接触は任意の好適な形状であってよいことを理解すべきである。例えば、円形の水平横断面形状を有する円筒形のシャフト又はカラムの代わりに、かかる点接触は、半球状であってもよく、楕円若しくはより細長い横断面形状を有するシャフト又はカラムであってもよく、或いは任意の他の幾何学形状若しくはパターンのものであってよい。これらは、線の形態であってよい。点接触の幅、例えば円筒形若しくはカラム形状の点接触の直径、或いは楕円若しくはより細長い横断面形状を有する点接触の幅は、約１００ミクロン以下、例えば約５ミクロン〜約１００ミクロンであってよい。図に示す点接触は、金属層から、それがウエハの表面中に接触する点まで伸長するのに十分な長さを有する。これらは、表面からウエハ中に約１〜約１０ミクロン伸長していてよい。
【００３１】
点接触は、かかる点接触に関して本明細書中に記載するような構造を形成するのに好適な任意の手段によって形成することができる。例えば、これらは、まず所望の直径の開口又は孔を一つ又は複数の層中に形成してそれを通して点接触を貫通させ、次にかかる孔又は開口に、接点に用いる金属のような材料を充填することによって形成することができる。かかる孔又は開口は、点接触の直径又は幅に対応して約５〜約１００ミクロンの直径又は幅を有していてよい。孔又は開口は、機械的穿孔によるか、或いはフォトリソグラフィーマスキング及びエッチングプロセスを用いることによるか、或いはそれを通して点接触を貫通させる一つ又は複数の層を切除又は除去するのに十分なレーザービーム密度を有するエキシマレーザー又はＮｄ−ＹＡＧレーザーのようなレーザーを用いて材料を切除することによるような任意の好適な方法によって形成することができる。レーザーを用いて孔又は開口を形成する場合には、ウエハの表面がレーザーによって曝露され損傷を受けている場合には、例えば水素プラズマ又は原子状水素によって処理して、ウエハのレーザー損傷領域を除去するか又は回復させ、任意の残りの欠陥を不動態化（パッシベート）することができる。パッシベーション層（例えば窒化ケイ素）中の孔又は開口を接点材料で充填する方法によって点接触を形成する場合には、急速熱アニールプロセスを用いて、点接触がウエハに接触する個所に隣接する高度にドープされた領域又は層を形成することが望ましい。このエミッタ又はオーム接触領域又は層は、点接触を形成する成分によってドープされているウエハの領域又は層である。例えば、点接触がアルミニウムを含む場合には、ｎ型ウエハ中のエミッタ領域はアルミニウムによってドープする。ｐ型ドープの量及びドープされた層又は領域の深さは、主として、加熱処理の時間及び温度によって制御する。急速熱アニールによるかかるエミッタ及びベース領域の形成は、例えば、接点層を、高温及び所望の接触領域を形成するのに十分な時間加熱することによって行うことができる。例えば、約８００℃〜約１０００℃の温度で約５秒〜約２分である。アルミニウムの場合には、例えば、約９００℃で１分である。本発明の太陽電池のための点接触並びに対応するエミッタ及びオーム領域を形成するための他のより好ましい方法は、例えばレーザーを用いる照射プロセスを用いることである。レーザー照射プロセスにおいては、金属の層のような接点に用いた材料の表面を、レーザービームを用いて加熱する。加熱された金属のような材料は、下層を通してウエハ中に溶融する。また、加熱された金属又は他の材料は、ウエハと接触すると、上に記載したようなエミッタ又はオーム接触領域を形成する。レーザー照射プロセスは、例えば約１０〜１００ナノ秒（ｎｓ）のパルス幅を有するＱスイッチＮｄ−ＹＡＧレーザーを用いて行うことができる。レーザーを用いることに加えて、点接触を形成するためのかかる照射プロセスは、例えば電子ビーム又はイオンビーム照射を用いて接点材料を加熱して、照射接点を形成することによって行うことができる。
【００３２】
第１及び第２の接点の間に配置され、接点を電気的に分離する絶縁層は、約７０〜約２０００ｎｍの厚さを有していてよい。上記に記載したように、かかる絶縁層は、窒化ケイ素、オキシ窒化ケイ素、又は二酸化ケイ素の１種類以上を含んでいてよい。これは、幾つかの他の好適な誘電体を含んでいてよい。この絶縁層は、第１及び第２の接点層の間に有意な漏洩がないように、ピンホールを有さないものでなければならない。
【００３３】
ここで、本発明に従う図１〜３に示すような構造を有する太陽電池の製造方法を説明するが、これはかかる太陽電池を製造するための唯一の方法ではないことが理解される。このプロセスを、図４を参照して説明する。図４において、図１〜３におけるものと同じ番号が付された部材は、図１〜３におけるものと同じ部材である。
【００３４】
プロセスは、太陽電池の受光側になるウエハの表面上に例えば窒化ケイ素の層１５を有するテクスチャ加工されたｐ型シリコンウエハ５から出発する。上に記載したように、この層は、反射防止被覆及び表面パッシベーション層として機能する。このウエハを図４Ａに示す。次の工程においては、図４Ｂに示されているように、例えば窒化ケイ素２５の第２のパッシベーション層を、ＰＥＣＶＤによって、ウエハの第２の側の上に、ウエハ表面上に直接堆積させる。図４Ｃにおいて示される次の工程においては、例えばアンチモンによって合金化されたスズを含む第１の金属接点層３０を、マグネトロンスパッタリングによって付加する。図４Ｄにおいて示される次の工程においては、例えばＮｄ−ＹＡＧレーザーからのレーザービームを金属層３０の外表面上に向けることによって、金属層３０内に複数のレーザー照射接点３５を形成する。レーザーが金属層上に配される領域において、レーザーによって金属層がスポットで加熱されて、金属層が溶融する。このプロセスは、加熱された金属が、層２５を貫通してシリコンウエハ中に溶融してレーザー照射接点３５を形成するように行う。図４Ｄにおいて示されるように、レーザービームが配されてレーザー照射接点を形成する金属層３０の表面上に、凹部又は凹み３８が形成される。図４Ｅにおいて示されるプロセスの次の工程においては、複数の孔又は開口３９を、少なくとも金属層３０を貫通して、且つ好ましくは図４Ｅにおいて示されるようにパッシベーション層２５を貫通して、ウエハまで形成する。本発明の電池の加工においては、かかる孔又は開口は任意の好適な形状にすることができる。好ましくはこれらは円形であるが、これらは例えば楕円、又は細長い、例えば直線上の形状であってもよい。かかる孔又は開口の直径又は幅は、約５〜約１００ミクロンであってよい。図４Ｆにおいて示されるプロセスの次の工程においては、例えば窒化ケイ素の絶縁層４０を、ＰＥＣＶＤを用いて第１の金属接点層３０の上に堆積させる。この絶縁層によって孔又は開口３９を充填する。図４Ｇにおいて示される次の工程においては、例えばアルミニウムの第２の金属接点層４８を、スパッタリングによって絶縁層４０の上に堆積させる。図４Ｈにおいて示される次の工程においては、金属層４８の外表面上に例えばＮｄ−ＹＡＧレーザーからのレーザービームを向けることによって、金属層４８中に複数のレーザー照射接点５０を形成する。レーザーが金属層上に配される領域において、レーザーによって金属層がスポットで加熱され、金属層が溶融する。このプロセスは、加熱された金属が開口３９中に堆積された絶縁層４０を貫通してシリコンウエハ中に溶融してレーザー照射接点５０が形成されるように行う。金属層４８を加熱するプロセスは、加熱された金属が絶縁層４０を貫通して溶融しながら、絶縁層４０の領域４２が点接触５０の周りに残留し、それによって点接触５０が電気的に絶縁されるように行う。図４Ｈは、それぞれの電気接点がシリコンウエハとの点接触を有するウエハの裏面の両方の電気接点を有する完成電池を示す。図４に示さない他のプロセス工程においては、第１のパッシベーション層及び絶縁層を貫通して接点を照射するのではなく、第２のパッシベーション層及び絶縁層中に孔又は開口を形成することができ、金属層を堆積させると、金属は孔又は開口に充填されて点接触が形成される。例えば、図４Ｆを参照すると、絶縁層４０が孔３９に充填されている領域において、孔又は開口を層４０内に形成する。これは図４Ｉに示されており、ここでは、図４Ｉにおいて示されるように、孔又は開口８０を、絶縁層４０を貫通して、好ましくはウエハ５まで、更にはその中へと形成する。次に、金属層４８を堆積させると、孔８０は金属で充填されてウエハ５との点接触５０が形成される。続いて、急速熱アニールプロセスを用いて、ドーパントを金属層４８からウエハ中に拡散させて、高度にドープされたエミッタ又はベース接触領域を形成する。
【００３５】
図５は、本発明の他の好ましい態様を示し、ここでは、太陽電池２は、点接触５０の周りでシリコンウエハ５と絶縁層４２との間に配置された例えばホウ素がドープされたａ−Ｓｉ：Ｈのバッファー層８１を有する。このバッファー層は、約４０ｎｍ以下、例えば約３ｎｍ〜約４０ｎｍの厚さを有していてよい。図１〜４において示される部材と同じ番号が付された図５における部材は、全て同じ番号を付している。
【００３６】
図５においては、点接触５０の近傍で絶縁領域４２とウエハ５との間に配置されている、例えばホウ素がドープされたａ−Ｓｉ：Ｈのバッファー層８１（或いは、非ドープａ−Ｓｉ：Ｈの層及びホウ素がドープされたａ−Ｓｉ：Ｈの層）が示されている。以下に説明する理由のために、図５に示す太陽電池２は、接点層３０の頂部の上に層８２を有する。図５においては、また、ｐ型ウエハ５中に一連の「−」として示されている反転層８５も示されている。理論に縛られることは意図しないが、窒化ケイ素層２５中の一連の「＋」によって示される正電荷によってかかる絶縁層を形成することができ、これが少数キャリアを集めるのに役立つと考えられる。ホウ素がドープされたａ−Ｓｉ：Ｈのような材料のバッファー層８１は、反転層が点接触５０の近傍に形成されるのを防ぐように機能する。かかる層８１が存在しないと、少数キャリアが絶縁層を通して点接触５０に漏洩して、太陽電池の短絡を引き起こす可能性がある。
【００３７】
図５において示される構造を有する太陽電池は、図４において示されるプロセスに更なる工程を付加することによって形成することができる。具体的には、図４Ｅにおいて示されるプロセス工程の後に、例えばホウ素がドープされたａ−Ｓｉ：Ｈの層（或いは非ドープａ−Ｓｉ：Ｈの層及びホウ素がドープされたａ−Ｓｉ：Ｈの層）を堆積させ、かかる層を開口３９内に形成して、層８１と、層３０上の層８２を形成する。その後、プロセスの残りの工程を同様に行う。かかるプロセス工程を用いて太陽電池を形成することによって、図５に示される構造が形成される。ホウ素がドープされたａ−Ｓｉ：Ｈの層は、ａ−Ｓｉ：Ｈを形成するための上記の１種類以上の方法により、更にドーパントガスとして例えばＢ2Ｈ6を加えることによって堆積させることができる。ホウ素がドープされた層の厚さは、約３０ｎｍ以下、例えば約５〜約３０ｎｍであってよく、ドーパントの量は、好適には、反転層と点接触５０との間に起こる可能性のある全ての電流漏洩を最小にするように選択する。而して、ホウ素がドープされた層の厚さ及び層中のホウ素の濃度は、好ましくは、層８１に隣接するシリコン層中において起こる有意量のバンド曲がりを阻止するように調節する。ホウ素がドープされた層とａ−Ｓｉ：Ｈの層との組み合わせを用いる場合には、ａ−Ｓｉ：Ｈは、約３０ｎｍ以下、例えば約３〜約３０ｎｍの厚さを有していてよく、ホウ素がドープされた層の厚さ及びその中のホウ素の濃度は、好適には上記の電流漏洩を最小にするように選択する。ａ−Ｓｉ：Ｈに加えて、上に記載したもののような、微結晶シリコン、又は炭素によって合金化された水素化アモルファスシリコン、或いはホウ素又はリンがドープされた水素化アモルファスシリコン、並びにこれらの１以上の混合物をバッファー層８１として用いて、点接触５０の近傍に反転層が形成されるのを抑止することができる。
【００３８】
ここで他の層又はウエハの上に配置された層を参照すると、これは、かかる層が、かかる他の層又はウエハの上に直接且つ接触して配置されることを必ずしも意味してはいない。他の材料の層は、かかる層の間か又はかかる層とウエハとの間に存在してもよい。
【００３９】
他に示さない限り、窒化ケイ素は、好ましくは水素化窒化ケイ素を意味する。例えば、これは、約５〜約２０原子％の水素を有していてよい。かかる窒化ケイ素は、ＰＥＣＶＤによって形成することができる。ＰＥＣＶＤによって形成されるかかる窒化ケイ素は、通常、Ｓｉ3Ｎ4に近接する化学量論を有する。リン又はホウ素のようなドーパント或いは窒素又は炭素のような他の元素を含むか又は含まないａ−Ｓｉ：Ｈの層を堆積させる方法は、当該技術において周知である。しかしながら、水素中のシランの混合物を用いてＰＥＣＶＤによってかかる層を堆積させるための一般的な条件は、約１００℃〜約２５０℃の基材温度、及び約０．０５〜約５Ｔｏｒｒの圧力である。また、窒化ケイ素の層を堆積させる方法も周知である。しかしながら、シラン及びアンモニアの混合物を用いてＰＥＣＶＤによってかかる層を堆積させるための一般的な条件は、約２００℃〜約４５０℃の基材温度、及び約０．０５〜約２Ｔｏｒｒの圧力である。
【００４０】
本発明の太陽電池は、光エネルギーを電気エネルギーに変換する高い効率を有する。好ましくは約１００〜約２５０ｃｍ2の面積の単結晶シリコンウエハを用いて製造される本発明の太陽電池は、少なくとも約２０％の効率を有することができ、約２３％以下又は少なくとも約２３％の効率を有することができる。本明細書において用いる本発明方法によって製造される太陽電池の効率は、２５℃においてＡＭ１．５Ｇの標準試験条件を用い、１０００Ｗ／ｍ2（１平方メートルあたり１０００ワット）の照明を用いて測定し、効率は、パーセントで表した光エネルギー入力に対する電池の電気エネルギー出力である。
【００４１】
本発明の太陽電池を用いて、例えば複数のかかる電池が所望の配列で電気的に接続されて、ガラス又は他の好適な材料の区域のような好適な支持基材の上又はその間に取り付けられているモジュールを形成することができる。太陽電池からモジュールを形成する方法は、当業者に周知である。
【００４２】
本明細書においては、本発明の幾つかの態様のみが説明され示されていることを理解すべきである。他の態様及び種々の変更は、上の記載から当業者には明らかであろう。これらの及び他の変法は、本発明と等価であり、本発明の精神及び範囲内であると考えられる。
【００４３】
２００５年１２月１６日に出願の米国仮特許出願６０／７５１，１６８の全文を参照として本明細書中に包含する。
BACK-CONTACT PHOTOVOLTAIC CELLS
This application claims the benefit of U.S. Provisional Patent Application 60/751,168, filed on December 16, 2005.
Background of the Invention
This invention relates to new photovoltaic cells. More particularly, this invention relates to photovoltaic cells that are highly efficient in converting light energy, and particularly solar energy, to electrical energy and where such cells have electrical contacts on the back surface. This invention is also a process for making such cells.
One of the most important features of a photovoltaic cell is its efficiency in converting light energy from the sun into electrical energy. Another important feature is the ability to manufacture such cell in a manner applicable to large-scale manufacturing processes. Thus, the art is continuously striving to not only improve the efficiency of photovoltaic cells in converting light energy into electrical energy, but also to manufacture them using safe, environmentally compatible, large-scale manufacturing processes.
Although photovoltaic cells can be fabricated from a variety of semiconductor materials, silicon is generally used because it is readily available at reasonable cost and because it has the proper balance of electrical, physical and chemical properties for use in fabricating photovoltaic cells. In a typical procedure for the manufacture of photovoltaic cells using silicon as the selected semiconductor material, the silicon is doped with a dopant of either positive or negative conductivity type, formed into either ingots of monocrystalline silicon, or cast into blocks or "bricks" of what the art refers to as a multicrystalline silicon, and these ingots or blocks are cut into thin substrates, also referred to as wafers, by various slicing or sawing methods known in the art.
These wafers are used to manufacture photovoltaic cells. However, these are not the only methods used to obtain suitable semiconductor wafers for the manufacture of photovoltaic cells.
By convention, positive conductivity type is commonly designated as "p" or "p- type" and negative conductivity type is designated as "n" or "n-type". Therefore, "p" and "n" are opposing conductivity types.
The surface of the wafer intended to face incident light when the wafer is formed into a photovoltaic cell is referred to herein as the front face or front surface, and the surface of the wafer opposite the front face is referred to herein as the back face or back surface. In a typical and general process for preparing a photovoltaic cell using, for example, a p-type silicon wafer, the wafer is exposed to a suitable n-dopant to form an emitter layer and a p-n junction on the front, or light-receiving side of the wafer. Typically, the n-type layer or emitter layer is formed by first depositing the n-dopant onto the front surface of the p-type wafer using techniques commonly employed in the art such as chemical or physical deposition and, after such deposition, the n- dopant, for example, phosphorus, is driven into the front surface of the silicon wafer to further diffuse the n-dopant into the wafer surface. This "drive-in" step is commonly accomplished by exposing the wafer to high temperatures. A p-n junction is thereby formed at the boundary region between the n-type layer and the p-type silicon wafer substrate. The wafer surface, prior to the phosphorus or other doping to form the emitter layer, can be textured.
In order to utilize the electrical potential generated by exposing the p-n junction to light energy, the photovoltaic cell is typically provided with a conductive front electrical contact on the front face of the wafer and a conductive back electrical contact on the back face of the wafer. Such contacts are typically made of one or more highly electrically conducting metals and are, therefore, typically opaque. Since the front contact is on the side of the photovoltaic cell facing the sun or other source of light energy, it is generally desirable for the front contact to take up the least amount of area of the front surface of the cell as possible yet still capture the electrical charges generated by the incident light interacting with the cell. Even though the front contacts are applied to minimize the area of the front surface of the cell covered or shaded by the contact, front contacts nevertheless reduce the amount of surface area of the photovoltaic cell that could otherwise be used for generating electrical energy. The process described above also uses a number of high temperature processing steps to form the photovoltaic cells. Using high temperatures increases the amount of time needed to manufacture photovoltaic cells, consumes energy, and requires the use of expensive high temperature furnaces or other equipment for processing photovoltaic cells at high temperatures.
The art therefore needs photovoltaic cells that have high efficiency, can be manufactured using large scale production methods, and, preferably, by methods that do not utilize high temperature processing steps or, at least, use a minimum of high temperature processing steps, and where the cells, in order to increase efficiency, do not have electrical contacts on the front side or surface of the wafer, thereby maximizing the available area of the front surface of the cell for converting light into electrical current. The present invention provides such a photovoltaic cell. The photovoltaic cells of this invention can be used to efficiently generate electrical energy by exposing the photovoltaic cell to the sun.
Summary of the Invention
This invention is a photovoltaic cell comprising a wafer comprising a semiconductor material of a first conductivity type, a first light receiving surface and a second surface opposite the first surface; a first passivation layer positioned over the first surface of the wafer; a first electrical contact comprising point contacts positioned over the second surface of the wafer and having a conductivity opposite to that of the wafer; a second electrical contact comprising point contacts positioned over the second surface of the wafer and separated electrically from the first electrical contact and having a conductivity the same as that of the wafer.
This invention is also a process for manufacturing such a photovoltaic cell.
Brief Description of the Drawing
Figure 1 is a three-dimensional, partial cut-away view of a portion of a photovoltaic cell in accordance with an embodiment of this invention.
Figure 2 is a plan view of a portion of the photovoltaic cell of Figure 1. Figure 3 is a cross-sectional view of a portion of a photovoltaic cell of Figure 1. Figure 4 is a diagram of a process in accordance with an embodiment of this invention.
Figure 5 is a cross-sectional view of a portion of a photovoltaic cell in accordance with an embodiment of this invention.
Detailed Description of the Invention
A semiconductor wafer useful in the process of this invention for preparing photovoltaic cells preferably comprises silicon and is typically in the form of a thin, flat shape. The silicon may comprise one or more additional materials, such as one or more semiconductor materials, for example germanium, if desired. For a p-type wafer, boron is widely used as the p-type dopant, although other p-type dopants, for example, aluminum, gallium or indium, will also suffice. Boron is the preferred p-type dopant. Combinations of such dopants are also suitable. Thus, the dopant for a p- type wafer can comprise, for example, one or more of boron, aluminum, gallium or indium, and preferably it comprises boron. If an n-type silicon wafer is used, the dopants can be, for example, one or more of phosphorus, arsenic, antimony, or bismuth. Suitable wafers are typically obtained by slicing or sawing silicon ingots, such as ingots of monocrystalline silicon, to form monocrystalline wafers, such as the so-called Czochralski (Cz) silicon wafers. Suitable wafers can also be made by slicing or sawing blocks of cast, multi-crystalline silicon. Silicon wafers can also be pulled straight from molten silicon using processes such as Edge-defined Film-fed Growth technology (EFG) or similar techniques. Although the wafers can be any shape, wafers are typically circular, square or pseudo-square in shape. "Pseudo- square" means a predominantly square shaped wafer usually with rounded corners. The wafers used in the photovoltaic cells of this invention are suitably thin. For example, wafers useful in this invention can be about 10 microns thick to about 300 microns thick. For example, they can be about 10 microns up to about 200 microns thick. They can be about 10 microns up to about 30 microns thick. If circular, the wafers can have a diameter of about 100 to about 180 millimeters, for example 102 to 178 millimeters. If square or pseudo-square, they can have a width of about 100 millimeters to about 150 millimeters with rounded corners having a diameter of about 127 to about 178 millimeters. The wafers useful in the process of this invention, and consequently the photovoltaic cells made by the process of this invention can, for example, have a surface area of about 100 to about 250 square centimeters. The wafers doped with the first dopant that are useful in the process of this invention can have a resistivity of about 0.1 to about 20 ohm. cm, typically of about 0.5 to about 5.0 ohm. cm.
The wafers used in the photovoltaic cells of this invention preferably have a diffusion length (Lp) that is greater than the wafer thickness (t). For example, the ratio of Lp to t is suitably greater than 1. It can, for example be greater than about 1.1 or greater than about 2. The ratio can be up to about 3 or more. The diffusion length is the average distance that minority carriers (such as electrons in p-type material) can diffuse before recombining with the majority carriers (holes in p-type material). The Lp is related to the minority carrier lifetime τ through the relationship Lp = (Dτ)1/2 where D is the diffusion constant. The diffusion length can be measured by a number of techniques such as the Photon-Beam-Induced Current technique or the Surface Photovoltage technique. See for example, "Fundamentals of Solar Cells", by A. Fahrenbruch and R. Bube, Academic Press, 1983, pp. 90-102, which is incorporated by reference herein, for a description of how the diffusion length can be measured.
Although the term wafer, as used herein, includes the wafers obtained by the methods described, particularly by sawing or cutting ingots or blocks of single crystal or multi-crystalline silicon, it is to be understood that the term wafer can also include any other suitable semiconductor substrate or layer useful for preparing photovoltaic cells by the process of this invention.
The front surface of the wafer is preferably textured. Texturing generally increases the efficiency of the resulting photovoltaic cell by increasing light absorption. For example, the wafer can be suitably textured using chemical etching, plasma etching, laser or mechanical scribing. If a monocrystalline wafer is used, the wafer can be etched to form an anisotropically textured surface by treating the wafer in an aqueous solution of a base, such as sodium hydroxide, at an elevated temperature, for example about 700C to about 900C for about 10 to about 120 minutes. The aqueous solution may contain an alcohol, such as isopropanol. A multicrystalline wafer can be textured by mechanical dicing using beveled dicing blades or profiled texturing wheels. In a preferred process a multicrystalline wafer is textured using a solution of hydrofluoric acid, nitric acid and water. Such a texturing process is described by Hauser, Melnyk, Fath, Narayanan, Roberts and Bruton in their paper "A Simplified Process for Isotropic Texturing of MC-Si", Hauser, et al., from the conference "3rd World Conference on Photovoltaic Energy Conversion", May 11 -18, Osaka, Japan, which is incorporated by reference herein in its entirety. The textured wafer is typically subsequently cleaned, for example, by immersion in hydrofluoric and then hydrochloric acid with intermediate and final rinsing in de- ionized water, followed by drying. The back surface of the wafer may or may not be textured depending on the thickness of the wafer and the light-trapping geometry employed.
Prior to texturing a wafer, the wafer can be subjected to phosphorus and aluminum gettering. For example, gettehng can be accomplished by forming a
heavily n-doped layer by, for example, phosphorus diffusion on one or both sides of the wafer. This can be accomplished, for example, by exposing the wafer to a gas such as POCI3, for 30 minutes at 9000C to 10000C. Such gettering will increase the diffusion length of the wafer. After formation of the heavily n-doped layer or layers, they can be removed by, for example, etching using acids such as hydrofluoric acid (HF) and nitric acid (HNO3) or a mixture thereof, or strong bases such as sodium hydroxide (NaOH). One embodiment of this invention would involve forming a heavily n-doped layer on the front of the wafer to getter impurities and then subsequently removing it during the texture etching of the front surface as described above. In a preferred embodiment of this invention, the photovoltaic cell has a first passivation layer, preferably one that can also function as an anti-reflective coating, on the front surface of the wafer. If the wafer is textured, such layer is preferably added after such texturing. Such first passivaton layer can be, for example, a layer of a dielectric such as silicon dioxide, silicon carbide, silicon oxynithde or silicon nitride, which can be formed by methods known in the art such as, for example, plasma enhanced chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), thermal oxidation, screen printing of pastes, inks or sol gel, and the like. Combinations of two or more of such layers can also be used to form the first passivation layer such as a layer of silicon nitride and a layer of silicon dioxide. When more than one layer is used, at least one of the layers is, preferably, a passivation layer comprising, for example, silicon nitride. Preferably, the passivation layer comprises a layer of silicon nitride formed directly on the surface of the wafer by a method such as PECVD so that the silicon nitride contains hydrogen. Combinations of two or more layers can be chosen so that the combined layers reduce the reflection of light in the wavelength range of 350 to 1100 nanometers (nm)from the front surface, and the first layer deposited on the silicon surface acts as a passivation layer. The total of all such layers used can be up to about 120 nm in thickness, for example about 70 to about 100 nm in thickness. Hydrogenated silicon nitride can be deposited at temperatures of about 2000C to about 4500C, for example, about 350°C to about 4000C, using PECVD in an atmosphere of silane and ammonia.
A suitable first passivation layer can also comprise a layer of hydrogenated amorphous silicon (a- Si:H), a layer of hydrogenated microcrystalline silicon, or a mixture of a- Si:H and hydrogenated microcrystalline silicon, and particularly where such layer is deposited or otherwise formed so it is directly on the wafer. Preferably such layer comprises nitrogen in addition to silicon. Such layer can also comprise boron, with or without nitrogen. In some cases, it may be preferable for such layer to comprise other dopants such as phosphorus or be alloyed with other elements such as carbon, nitrogen or oxygen. If nitrogen is included in the first passivation layer comprising a- Si:H, hydrogenated microcrystalline silicon, or mixtures thereof, the amount or concentration of nitrogen can be graded such that the amount of nitrogen in the layer is at a minimum, for example, no nitrogen, next to the wafer, and reaches a level so that the layer becomes silicon nitride furthest away from the interface with the wafer. Ammonia can be used as a suitable source of nitrogen. If boron or phosphorus is used, the boron or phosphorus concentration can be graded in the same manner where there is no boron or phosphorus next to or nearest to the wafer and reaching a maximum boron or phosphorus concentration up to about 1 atomic percent, based on the total amount of silicon and, if present, nitrogen in the layer. If such layer comprising a-Si:H, hydrogenated microcrystalline silicon, or mixtures thereof is applied, with or without nitrogen, and with or without a dopant such as boron or phosphorus, it can have a thickness of up to about 40 nm. It can, for example, be about 3 to about 30 nm thick. Such a-Si:H layer can be applied by any suitable method such as, for example, by PECVD in an atmosphere of silane. Most suitably, it is applied by PECVD in an atmosphere containing about 10% silane in hydrogen, and most suitably it is applied at low temperatures such as, for example, about 1000C to about 2500C. Without intending to be bound by a theory of operation, the first passivation layer can function to reduce the wafer surface recombination velocity to < 100 cm/s (a low surface recombination velocity < 100 cm/s) is indicative of a low density of defect states at the surface. The first passivation layer can also contain fixed charges, such as commonly found in silicon nitride layers, whose electric field induces band bending in the region of the semiconductor wafer near the wafer surface. Since the fixed charge in silicon nitride is usually positive, this band bending can act to repel minority carriers from the wafer surface region and can thus also reduce surface recombination if the wafer is n-type. If the wafer is p-type, the positive charge can act to create an accumulation layer, and the surface recombination can still be low if the density of defects on the surface is low. Thus, any material that can provide such function and can be applied to the silicon wafer, can be a suitable first passivation layer. Such layer, as described above, can comprise a plurality of layers, some or all of such layers being different materials selected, for example, from the materials described above.
A silicon nitride layer can act both as the first passivation layer and as the anti- reflective layer on the first surface of the wafer with a thickness of up to about 120 nm thick, for example about 70 to about 100 nm in thickness. The silicon nitride can be deposited by PECVD in silane and ammonia at a deposition temperature of about 3500C to 4000C.
In another embodiment, the nitrogen content of such silicon nitride layer is graded. For example, the nitrogen content can increase from zero at the part of the silicon nitride layer nearest the surface of the silicon wafer to approximately the level found in SisN4 over a thickness of up to about 10 nm and then remains constant over the remaining thickness of the layer, for example, about another 70 nm.
The photovoltaic cells of this invention preferably comprise a second passivation layer on the second surface of the wafer preferably comprising a layer of silicon nitride. Preferably, such layer of silicon nitride on the second surface of the wafer is in direct contact with the wafer although a layer comprising a-Si:H, or microcrystalline silicon, or a mixture of a-Si:H and microcrystalline silicon can be positioned between a layer of silicon nitride and the back surface of the wafer. The layer of silicon nitride on the back surface of the wafer can be formed and can have the composition as described above for the layer of silicon nitride on the front surface of the wafer. It can have the same thickness as described for the silicon nitride layer on the first surface of the wafer. Such layer of silicon nitride can be formed in the same process step as when the first layer of silicon nitride is formed on the first surface of the wafer. Such layer of silicon nitride can contain a dopant such as antimony, phosphorus or a combination thereof. If such dopant is present, it can be about 0.1 to about 1.0 atomic percent of the silicon nitride layer. A layer comprising a-Si:H, or microcrystalline silicon, or a mixture of a-Si:H and microcrystalline silicon, if positioned between a layer of silicon nitride and the back surface of the wafer, or if used without a silicon nitride layer as the second passivation layer, can be formed and can have the same composition as described above for the passivation layers on the first surface of the wafer.
The back or second surface of the wafer in the photovoltaic cells of this invention comprises two electrical contacts, preferably each comprises one or more metals. One of the contacts can comprise a metal, or a metal containing another metal, that can function as an n-conductivity dopant in silicon. For example, the metal can be tin which is isoelectronic with silicon, or tin alloyed with phosphorus, arsenic, antimony, bismuth or a combination thereof. If tin is used and, for example, it is alloyed with an element such as antimony, the amount of such alloy element can be about 0.1 to about 20 atomic percent. Such contact can be deposited initially as a layer by any suitable means, such as, for example, sputtering a suitable target using a magnetron sputtering apparatus. Such electrical contacts preferably comprise point contacts, and more preferably point contacts that are formed by a laser firing process. The n-type contact may be formed by first depositing a thin layer of antimony, for example, about 10 to about 200 nm in thickness, and then a thicker layer of tin, for example, about 500 to about 10,000 nm in thickness on top of the second passivation layer, for example, about 700 nm of silicon nitride, before forming the point contact to the silicon wafer using, for example, a laser firing process. The tin and antimony layers may be deposited, for example, by sputtering, thermal evaporation or electron- beam evaporation. Another embodiment would be to co-sputter, or co-evaporate, the tin and antimony onto a silicon nitride second passivation layer at the same time so as to deposit an alloy of tin and antimony, for example, about 5 atomic percent antimony in tin, with a total layer thickness of about 0.5 to about 10 microns. The other contact can comprise a metal, or a metal containing another metal, that can function as a p-conductivity dopant in silicon, for example, aluminum or indium. Another embodiment would be to use a tin alloy containing 0.1 to 20 atomic percent of a p-type dopant such as one or more of boron, aluminum, gallium or indium. Such contacts can be deposited initially as a layer by any suitable means, such as, for example, sputtering a suitable target using a magnetron sputtering apparatus. Such electrical contacts preferably comprise point contacts, and more preferably point contacts that are formed by a laser firing process. Such point contacts and a laser firing process to form them will be described in more detail below.
The first contact and the second contact are electrically separated from each other by, for example, a layer of a suitable insulation material such as one or more of silicon nitride, silicon oxide or silicon oxynithde. When silicon nitride is used for such insulation layer, it can have the same composition as described above for the other layers of silicon nitride and can be formed by the same processes. The insulation layer should be formed so that it is free or substantially free of pinholes, and should be sufficiently thick so that there is no dielectric breakdown of the layer during operation of the photovoltaic cell. Such layer can be up to about 1 micron in thickness, for example, about 0.1 to about 1 micron in thickness. As described above, the electrical contacts in the photovoltaic cell of this invention are mainly, and preferably only, on the back surface of the wafer and therefore do not shade or obstruct the front, light-receiving surface of the wafer. This results in a photovoltaic cell that is more efficient in converting light energy to electrical energy.
Certain embodiments of the invention will now be described with respect to the Figures. The Figures are not necessarily drawn to scale. For example, the thickness of the various metals, semiconductor and other layers shown in the Figures are not necessarily in scale with respect to each other. Figure 1 shows a three-dimensional, partial cut away view of a part of photovoltaic cell 1 in accordance with an embodiment of this invention. The back surface of the cell is facing up in Figure 1. Photovoltaic cell 1 has a wafer 5 of p-type crystalline silicon. Front or light receiving surface of wafer 5 is textured as shown by texture line 10. Wafer 5 has a first passivation layer on the front surface made of a layer of silicon nitride 15. Photovoltaic cell 1 has a second passivation layer 25 of silicon nitride and is positioned in contact with wafer 5. Cell 1 has first electrical contact 30 comprising a layer portion 33 and point contacts 35. (Only one point contact 35 is shown for clarity.) First electrical contact 30 comprises, for example, a metal such as tin, or tin alloyed with antimony, phosphorus, or a combination thereof. Cell 1 has an insulation layer 40 comprising, for example, silicon nitride electrically separating second electrical contact 45 from first electrical contact 30. Second electrical contact comprises a layer portion 48 and point contacts 50. Second electrical contact comprises, for example, a metal such as aluminum. For clarity, only one point contact 50 is shown in Figure 1. Figure 1 shows how the insulation layer 40 separates and electrically insulates electrical contact layer 30 from layer 45 and, at 42, shows how the insulation layer extends around point contact 50 thereby electrically insulating point contact 50 from first contact 30. The thickness of the insulation layer 42 in this and other embodiments of this invention can be up to about
100 microns, for example, about 5 microns thick up to about 100 microns thick. Figure 1 also shows indentations or depressions 60 in second contact 45. Such depressions are formed by laser firing contact layer 48 to form point contacts 50. The laser firing process to form such point contacts will be described in more detail below. Figure 1 also shows a region 65 along the edge of cell 1 where the first electrical contact layer 30 is exposed so that an electrical connection can be made to such electrical contact. Such electrical connection may be in the form of a bus bar soldered to or otherwise electrically connected to layer 30.
Figure 2 is a plan view of part of the same photovoltaic cell shown in Figure 1 looking onto the back surface of the photovoltaic cell. Components shown in Figure 2 that are the same as those shown in Figure 1 are numbered the same. Figure 2 shows that the point contacts can be in the form of an array pattern on the back of the photovoltaic cell. Figure 2 shows depressions 60 (only a few numbered for clarity) and it also shows, as broken lines, the point contacts 35 that extend from the first electrical contact layer 30 to the wafer. The outer dotted sections 42 (only a few numbered for clarity) show the perimeter of the insulation layer 42 that is around point contacts 50.
Figure 3 shows a cross section view of a photovoltaic cell shown in Figure 2. The cross section is shown as 3 in Figure 2. All components of cell 1 in Figure 3 that correspond to the same components in Figures 1 and 2 are numbered the same.
Figure 3 also shows n+ emitter region 65, depicted as a series of "n+", located where point contacts 35 of first electrical point contacts 30 meet or enter wafer 5. Figure 3 also shows as a series of p+ base or ohmic contact regions 70 where point contacts 50 of second electrical contact 45 meet or enter wafer 5. The p+ regions can also act as a back surface field (BSF) region. These point contact regions can, as will be discussed in more detail below, be formed, for example by a laser firing process to form the point contacts. The symbols "p+" and "n+" are used to denote high concentrations of the p-type and n-type dopants, respectively in the silicon in those regions. Without intending to be bound by a theory of operation, in the embodiment of the invention shown in Figures 1 through 3 where the wafer is a p-type wafer and the first electrical contact and corresponding point contacts is n-type conductivity, and the second electrical contact and corresponding point contacts is p-type conductivity, the
point contacts 35 that are part of the first electrical contact collect photogenerated electrons and the second electrical contact point contacts 50 collect photogenerated holes. The photogenerated electrons and holes are created when light is incident on the front surface 10 and is absorbed in the crystalline silicon wafer 5. A p-n junction with its built-in electric field is formed at the interface of the n-type point contacts 35 and the wafer that helps to collect the photogenerated electrons. The point contacts 50 form an ohmic contact to the p-type wafer 5 that efficiently collects the photogenerated holes. In an alternative embodiment, the first electrical contact as shown in Figures 1 through 3 can have a p-type conductivity and the second electrical contact n-type conductivity. Similarly, if the wafer has an n-type conductivity, the first electrical contact and corresponding point contacts can be of n- type or p-type conductivity and the second electrical contact and its corresponding point contacts will have a conductivity opposite the conductivity of the first electrical contact. As described above, the electrical contacts in the photovoltaic cells of this invention can comprise a layer of metal or alloyed metal and comprise point contacts extending from the metal a layer to the semiconductor wafer. The metal layers can have a thickness of about 0.5 to about 10.0 microns, preferably, about 1.0 to about 3.0 microns. Preferably, the thickness of the metal layers is selected to eliminate any significant series resistance in the photovoltaic cell.
The point contacts for each layer can be in any suitable pattern across the back surface of the cell such as in rows and columns. However, preferably they are in a pattern of equally spaced rows and columns as shown, for example, in Figure 2. Preferably the emitter point contacts having an n+ contact region to a p-type wafer (or the p+ contacts to an n-type wafer) are spaced so that the distance between the emitter point contacts are less than the minority carrier diffusion length. Thus, for a minority carrier diffusion length of 500 microns, the spacing between emitter point contacts would be about 250 microns apart or less as measured from the center of one point contact to the center of the other. For example, the number of point contacts for each electrical contact can be about 102 to about 104 per square cm of cell surface. Preferably, the size and spacing of the point contacts having ohmic regions to the base material (for example, the p+ contacts to a p-type wafer) are
adjusted to minimize the series resistance of the solar cell and to maximize the cell performance.
Although the point contacts are shown in the Figures as cylindrically shaped shafts or columns having a circular horizontal cross-sectional shape, it is to be understood that such point contacts can be any suitable shape. For example, instead of cylindrically shaped shafts or columns having a circular horizontal cross-sectional shape, such point contacts can be hemispherical, or shafts or columns with an oval or more elongated cross-sectional shape, or any other suitable geometric shape or pattern. They can be in the form of lines. The width of the point contact, for example, the diameter of a cylindrically or column-shaped point contact, or the width of a point contact having an oval or more elongated cross-sectional shape, can be up to about 100 microns, for example, about 5 to about 100 microns. The point contacts as shown in the Figures have a sufficient length to extend from the metal layer to which they are attached into the surface of the wafer. They can extend from the surface into the wafer about 1 to about 10 microns.
The point contacts can be formed by any suitable means for forming the structures as described herein for such point contacts. For example, they can be formed by first forming an opening or hole of a desired diameter into the layer or layers through which the point contact passes, followed by filling such hole or opening with the material, such as the metal, used for the contact. Such hole or opening can have a diameter or width of about 5 to about 100 microns corresponding to the diameter or width of the point contact. The hole or opening can be made by any suitable method such as by mechanical drilling or by using a photolithographic masking and etching process, or by ablating the material using a laser, such as an excimer laser or a Nd-YAG laser having a laser beam density sufficient to ablate or remove the layer or layers, through which the point contact passes. If a laser is used to form the hole or opening, the surface of the wafer, if exposed and damaged by the laser can be treated by, for example, a hydrogen plasma or by atomic hydrogen, to remove or cure the laser damaged regions of the wafer and to passivate any remaining defects. When the point contact is formed by a method where a hole or opening in the passivation layer (for example, silicon nitride) is filled with the contact material, it is desirable to use a rapid thermal annealing process to cause the formation of a heavily doped region or layer adjacent to where the point contact
meets the wafer. This emitter or ohmic contact region or layer is a region or layer of the wafer that is doped by the components that form the point contact. For example, when the point contact comprises aluminum, the emitter region in an n-type wafer will be doped with aluminum. The amount of p-type doping and the depth of the doped layer or region is controlled mainly by the time and temperature of the heat treatment. Formation of such emitter and base regions by rapid thermal annealing can be accomplished by, for example, heating the contact layers to a high temperature and for a sufficient time to form the desired contact regions. For example a temperature of about of 8000C to about 10000C for about 5 seconds to about 2 minutes. In the case of aluminum, for example, one minute at about 9000C. Another, more preferred method for forming the point contacts and corresponding emitter and ohmic regions for the photovoltaic cells of this invention, is to use a firing process using, for example, a laser. In the laser firing process, the surface of the material used for the contact, such as a layer of metal, is heated using a laser beam. The heated material such as a metal melts through the underlying layers and into the wafer. The hot metal or other material also forms the emitter or ohmic contact region, as described above, when it contacts the wafer. The laser firing process can be performed using a Q-switched, Nd-YAG laser with a pulse duration of, for example, about 10 to 100 nanoseconds (ns). In addition to using a laser, such firing process to form the point contacts can be accomplished using, for example, electron or ion beam bombardment to heat the contact material and form the fired contact.
The insulation layer that is positioned between the first and the second contacts that electrically separate the contacts can have a thickness of about 70 to about 2000 nm. As mentioned above, such insulation layer can comprise one or more of silicon nitride, silicon oxynitride or silicon dioxide. It can comprise some other suitable dielectric material. This insulation layer should be free of pinholes so that there is no significant leakage between the first and second contact layers.
A process for manufacturing a photovoltaic cell in accordance with this invention and having a structure as shown in Figures 1 through 3 will now be described, it being understood that this is not the only process for preparing such photovoltaic cell. The process is described with reference to Figure 4. The elements numbered in Figure 4 that are the same as in Figures 1 -3 are numbered the same.
The process starts with a textured, a p-type silicon wafer 5 having layer 15 of, for example, silicon nitride on the surface of the wafer that will become the light receiving side of the photovoltaic cell. As described above, this layer functions as an antireflective coating as well as a surface passivation layer. This wafer is shown in Figure 4A. In the next step, as shown in Figure 4B, a second passivation layer of, for example, silicon nitride 25 is deposited by PECVD on the second side of the wafer, directly on the wafer surface. In the next step as shown in Figure 4C a first metal contact layer 30 comprising, for example, tin alloyed with antimony is added by magnetron sputtering. In the next step, as shown in Figure 4D, a plurality of laser fired contacts 35 are formed in the metal layer 30 by directing a laser beam from, for example, a Nd-YAG laser, on the outer surface of metal layer 30. The laser heats the metal layer in a spot and causes the metal layer to melt in the region where the laser is positioned on the metal layer. The process is conducted so that the heated metal melts through the layer 25 and into the silicon wafer to form the laser fired contacts 35. As shown in Figure 4D, indentations or dimples 38 are formed on the surface of the metal layer 30 where the laser beam was positioned to form the laser fired contact. In the next step in the process as shown in Figure 4E, a plurality of holes or openings 39 are made at least through the metal layer 30 and, preferably through the passivation layer 25, as shown in Figure 4E, all the way to the wafer. In processing cells of this invention, such holes or openings can be any suitable shape. Preferably they are round although they can be, for example, oval or elongated, e.g., linear, in shape. The diameter or width of such holes or openings can be about 5 to about 100 microns. In the next step of the process as shown in Figure 4F, an insulation layer 40 of, for example, silicon nitride is deposited on first metal contact layer 30 using PECVD. This insulation layer fills the holes or openings 39. In the next step, as shown in Figure 4G, a second metal contact layer 48 of, for example, aluminum is deposited on the insulation layer 40 by sputtering. In the next step, as shown in Figure 4H, a plurality of laser fired contacts 50 are formed in the metal layer 48 by directing a laser beam from, for example, a Nd-YAG laser, on the outer surface of metal layer 48. The laser heats the metal layer in a spot and causes the metal layer to melt in the region where the laser is positioned on the metal layer. The process is conducted so that the heated metal melts through insulation layer 40 that was deposited in openings 39 and into the silicon wafer to form the laser fired contacts 50.
The process of heating metal layer 48 is conducted so that as the heated metal melts through insulation layer 40, a region 42 of insulation layer 40 remains around point contact 50 thereby electrically insulating point contact 50. Figure 4H shows the completed cell having both electrical contacts on the back side of the wafer, each electrical contact having point contacts with the silicon wafer. In alternate processing steps, not shown in Figure 4, rather than fire the contacts through the first passivation layer and the insulation layer, holes or openings can be formed in the second passivation layer and in the insulation layer and, when the metal layers are deposited, the metal will fill the holes or openings to form the point contacts. For example, with reference to Figure 4F, holes or openings would be made in layer 40 in the region where insulation layer 40 filled holes 39. This is shown in Figure 4I where holes or openings 80 are formed through the insulation layer 40 and preferably down to and even into the wafer 5 as shown in Figure 4I. Then, when metal layer 48 is deposited, the metal will fill the holes 80 to form point contacts 50 with wafer 5. A rapid thermal annealing process is subsequently used to diffuse the dopants from the metal layer 48 into the wafer to form the heavily doped emitter or base contact regions.
Figure 5 shows another preferred embodiment of the invention where the photovoltaic cell 2 has buffer layer 81 of, for example, boron-doped a- Si:H, positioned around point contact 50 and between the silicon wafer 5 and the insulating layer 42. This buffer layer can have a thickness of up to about 40 nm, for example, about 3 nm to about 40 nm. All of the elements in Figure 5 that are numbered the same as the elements shown in Figures 1 through 4 are numbered the same.
Figure 5 shows buffer layer 81 of, for example, boron-doped a-Si:H (or a layer of undoped a-Si:H and a layer of boron-doped a-Si:H) positioned near point contact 50 and between insulation area 42 and wafer 5. For reasons that will be described below, photovoltaic cell 2 shown in Figure 5 has a layer 82 on top of contact layer 30. Figure 5 also shows an inversion layer 85 which is designated as a series of "-" in the p-type wafer 5. While not intending to be bound by any theory, it is believed that the positive charges denoted by a series of "+" in the silicon nitride layer 25 can form such inversion layer that will assist in the collection of minority carriers. The buffer layer 81 of material such as boron-doped a- Si:H, serves to prevent an inversion layer from forming near the point contact 50. If such layer 81 were not present, minority carriers could leak to the point contact 50 through the inversion layer and cause shunting in the photovoltaic cell.
A photovoltaic cell having the structure as shown in Figure 5 can be made by adding an extra step to the process shown in Figure 4. Specifically, after the step in the process as shown in Figure 4E, a layer of, for example, boron-doped a-Si:H is deposited (or a layer of undoped a- Si:H and a layer of boron-doped a-Si:H) and such layer forms in the openings 39 to form layer 81 and also layer 82 on layer 30. Thereafter, the rest of the process is the same. Forming the photovoltaic cell using such processing steps will produce the structure as shown in Figure 5. The layer of boron-doped a-Si:H can be deposited by one or more of the methods described above for forming a-Si:H and adding, for example, B2H6 as a dopant gas. The thickness of the boron-doped layer can be up to about 30 nm for example, about 5 to about 30 nm, and the amount of dopant is suitably selected to minimize any current leakage that might otherwise occur between the inversion layer and the point contacts 50; thus the thickness of the boron-doped layer and the concentration of boron in the layer is preferably adjusted to prevent a significant amount of band bending occurring in the silicon layer next to layer 81. If a combination of a boron- doped layer and a layer of a-Si:H is used, the a-Si:H can have a thickness up to about 30 nm, for example, about 3 to about 30 nm, and the thickness of and concentration of boron in the boron-doped layer would be suitably selected to minimize the aforementioned current leakage. In addition to a-Si:H, other materials such as microcrystalline silicon or hydrogenated amorphous silicon alloyed with carbon or hydrogenated amorphous silicon doped with boron or phosphorus such as those described above, and one or more mixtures thereof, could also be used as a buffer layer 81 to prevent the formation of an inversion layer near the point contact 50.
When referring herein to a layer positioned over another layer or over a wafer, it does not necessarily mean that such layer is positioned directly on and in contact with such other layer or wafer. Layers of other materials may be present between such layers or between such layer and the wafer.
Unless specified otherwise herein, silicon nitride preferably means hydrogenated silicon nitride. For example it can have about 5 to about 20 atomic percent hydrogen. Such silicon nitride can be formed by PECVD. Such silicon nitride formed by PECVD typically has a stoichiometry that is close to SisN4. Methods for depositing layers of a-Si:H, with or without dopants such as phosphorus or boron, or other elements such as nitrogen or carbon, are well know in the art. However, general conditions for depositing such layers by PECVD, using a mixture of silane in hydrogen are substrate temperatures of about 1000C to about 2500C, and pressures of about 0.05 to about 5 Torr. Methods for depositing layers of silicon nitride are also well known. However, general conditions for depositing such layers by PECVD using a mixture of silane and ammonia are substrate temperatures of about 200°C to about 4500C, and pressures of about 0.05 to about 2 Torr. The photovoltaic cells of this invention have high efficiency in converting light energy into electrical energy. Photovoltaic cells of this invention made using a monocrystalline silicon wafer, preferably of an area of about 100 to about 250 square centimeters, can have an efficiency of at least about 20%, and can have efficiency of up to or of at least about 23%. As used herein, the efficiency of the photovoltaic cells made by the process of this invention is measured using the standard test conditions of AM1.5G at 25°C using 1000 VWm2 (1000 watts per square meter) illumination where the efficiency is the electrical energy output of the cell over the light energy input, expressed as a percent.
The photovoltaic cells of this invention can be used to form modules where, for example, a plurality of such cells are electrically connected in a desired arrangement and mounted on or between a suitable supporting substrate such as a section of glass or other suitable material. Methods for making modules from photovoltaic cells are well known to those of skill in the art.
It is to be understood that only certain embodiments of the invention have been described and set forth herein. Alternative embodiments and various modifications will be apparent from the above description to those of skill in the art. These and other alternatives are considered equivalents and within the spirit and scope of the invention.
U.S. Provisional Patent Application 60/751,168, filed on December 16, 2005, is incorporated by reference herein in its entirety.
「特表2009-520369およびWO2007126441より引用」
[Claims] 逆バイアス保護用バイパスダイオードを有する太陽電池装置及びその製造方法
【特許請求の範囲】
【請求項１】
表面及び裏面を有する基板であって、その一部にショットキーダイオードの形成部分を有するように選択された基板と、
該基板の前記表面の少なくとも一部の上に重ねられた多接合太陽電池構造であって、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部の上に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる多接合太陽電池構造と、
少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されたショットキーダイオードであって、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されたショットキーダイオードと
を含んでいる多接合太陽電池回路。
【請求項２】
前記基板がゲルマニウムである請求項１記載の回路。
【請求項３】
前記基板がｐ型ゲルマニウムであり、該基板は、その内部に底部電池ホモ接合が形成されるようにｎ型ドープされている請求項１記載の回路。
【請求項４】
前記基板がｐ型ゲルマニウムである請求項１記載の回路。
【請求項５】
前記基板の少なくとも一部がヒ素でドープされている請求項４記載の回路。
【請求項６】
前記ショットキーダイオードの少なくとも一部が、前記基板のヒ素でドープされた部分から形成されている請求項５記載の回路。
【請求項７】
前記基板のヒ素でドープされた部分と、前記基板のｐ型部分との間に、相互接続をさらに含んでいる請求項６記載の回路。
【請求項８】
前記基板が、該基板の前記表面にヒ素がドープされたものである請求項６記載の回路。
【請求項９】
前記基板が、該基板の前記表面にヒ素がドープされたものである請求項６記載の回路。
【請求項１０】
前記第１の光起電力電池がＧａＡｓで形成されている請求項１記載の回路。
【請求項１１】
前記第２の光起電力電池がＧａＩｎＰで形成されている請求項１記載の回路。
【請求項１２】
前記多接合太陽電池構造が、前記第１の光起電力電池の下に設けられた第３の光起電力電池を含んでいる請求項１記載の回路。
【請求項１３】
前記第３の光起電力電池がホモ接合である請求項１２記載の回路。
【請求項１４】
前記多接合太陽電池構造が、前記基板の前記表面を露出させる溝部を含んでいる請求項１記載の回路。
【請求項１５】
前記ショットッキーダイオードが前記溝部内に形成されている請求項１４記載の回路。
【請求項１６】
前記ショットキーダイオードが、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にジャンパーバーで電気接続されている請求項１５記載の回路。
【請求項１７】
前記ショットキーダイオードが、前記基板の前記裏面に設けられている請求項１記載の回路。
【請求項１８】
前記ショットキーダイオードが、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にＣ形クランプで電気接続されている請求項１７記載の回路。
【請求項１９】
前記ダイオード接点が、チタンを含んでいる請求項１記載の回路。
【請求項２０】
前記ダイオード接点が、Ｔｉ／Ｐｄ／Ａｇで形成されている請求項１９記載の回路。
【請求項２１】
順電流が４００ｍＡ流れる場合、前記ショットキーダイオードの順電圧降下が約０．３Ｖ〜約０．６Ｖである請求項１記載の回路。
【請求項２２】
少なくとも２つの前記多接合太陽電池構造を含んでおり、該構造のそれぞれが、該構造の少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されたショットキーダイオードを有し、前記構造のそれぞれが互いに相互接続されている請求項１記載の回路。
【請求項２３】
表面及び裏面を有する基板と、
該基板の前記表面上にある少なくとも１つの光起電力電池と、
前記少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記表面の少なくとも一部を露出させるように、前記少なくとも１つの光起電力電池内を通る溝部と、
前記少なくとも１つの光起電力電池の両端に電気接続され、前記溝部内に形成されたショットキーダイオードと、
前記基板の前記裏面上にある裏面接点と
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項２４】
前記基板がゲルマニウムである請求項２３記載の太陽電池構造。
【請求項２５】
前記基板がｐ型ゲルマニウムであり、該ゲルマニウム基板の一部がヒ素でドープされている請求項２４記載の太陽電池構造。
【請求項２６】
前記ダイオード接点が、前記ゲルマニウム基板のヒ素ドープ部分上に配設されている請求項２５記載の太陽電池構造。
【請求項２７】
前記ゲルマニウム基板のヒ素ドープ部分と、前記ゲルマニウム基板の露出したｐ型部分との間に相互接続をさらに含んでいる請求項２６記載の太陽電池構造。
【請求項２８】
前記基板の前記表面上に複数の光起電力電池を含んでいる請求項２３記載の太陽電池構造。
【請求項２９】
前記ダイオード接点がチタンを含んでいる請求項２３記載の太陽電池構造。
【請求項３０】
前記ダイオード接点がＴｉ／Ｐｄ／Ａｇで形成されている請求項２９記載の太陽電池構造。
【請求項３１】
前記表面接点と前記ダイオード接点との間に相互接続をさらに含んでいる請求項２３記載の太陽電池構造。
【請求項３２】
前記相互接続がジャンパーバーである請求項３１記載の太陽電池構造。
【請求項３３】
表面及び裏面を有する基板と、
該基板の前記表面にある少なくとも１つの光起電力電池と、
前記少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記裏面上にある裏面接点と、
前記基板の前記裏面を露出させるように、前記裏面接点を通って延びている凹部と、
該凹部内で、前記基板の前記裏面上にあるダイオード接点と、
前記少なくとも１つの光起電力電池の両端に電気接続され、前記凹部内に形成されたショットキーダイオードと
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項３４】
前記ショットキーダイオードが、前記少なくとも１つの光起電力電池の両端にＣ形クランプで電気接続されている請求項３３記載の太陽電池構造。
【請求項３５】
前記基板がゲルマニウムである請求項３３記載の太陽電池構造。
【請求項３６】
前記基板がｐ型ゲルマニウムであり、前記ダイオード接点が前記ゲルマニウム基板のヒ素ドープ部分上に形成されている請求項３３記載の太陽電池構造。
【請求項３７】
前記ゲルマニウム基板のヒ素ドープ部分と、前記ゲルマニウム基板の露出したｐ型部分との間に相互接続をさらに含んでいる請求項３６記載の太陽電池構造。
【請求項３８】
前記基板の前記表面上に複数の光起電力電池を含んでいる請求項３３記載の太陽電池構造。
【請求項３９】
前記ダイオード接点がチタンを含んでいる請求項３３記載の太陽電池構造。
【請求項４０】
前記ダイオード接点がＴｉ／Ｐｄ／Ａｇで作製されている請求項３９記載の太陽電池構造。
【請求項４１】
表面及び裏面を有するｐ型ゲルマニウム基板と、
該基板の前記表面上にある少なくとも１つの光起電力電池と、
該少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記表面上にあるヒ素ドープ面を露出させるように、前記少なくとも１つの光起電力電池内を通る溝部と、
前記ゲルマニウム基板のｐ型の面を露出させるように、前記基板の前記表面の前記露出部分を取り囲む凹部と、
前記溝部内の前記基板の前記表面上にある前記ヒ素ドープ面上にチタンを含んでいるダイオード接点であって、該ダイオード接点と前記ヒ素ドープ面とがショットキーダイオードを形成しているダイオード接点と、
前記表面接点と前記ダイオード接点との間の第１の金属相互接続と、
前記基板の前記表面上にある前記ヒ素ドープ面と前記ゲルマニウム基板の前記露出されたｐ型面との間の第２の金属相互接続と
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項４２】
前記ヒ素ドープ面のヒ素濃度が約５×１０16ｃｍ-3以上である請求項４１記載の太陽電池構造。
【請求項４３】
表面及び裏面を有する基板であって、その少なくとも一部にショットキーダイオードを形成可能な基板を選択するステップと、
前記基板の前記表面の少なくとも一部の上に、少なくとも、内部に第１の光活性接合を有する第１の光起電力電池と、該第１の光起電力電池の少なくとも一部の上に重ねられ、内部に第２の光活性接合を有する第２の光起電力電池とを含んでいる多接合太陽電池構造を形成するステップと、
ショットキーダイオードを形成可能な前記基板の前記一部の上に、ダイオード接点を形成するステップと、
逆バイアスから少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を保護するために、前記ダイオード接点と前記基板との間の界面に形成されたショットキーダイオードを、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続するステップと
を含む保護された多接合太陽電池回路の製造方法。
【請求項４４】
前記多接合太陽電池構造を、別の多接合太陽電池構造に相互接続するステップをさらに含む請求項４３記載の方法。
【請求項４５】
前記基板がゲルマニウムである請求項４３記載の方法。
【請求項４６】
前記基板がｐ型ゲルマニウムである請求項４５記載の方法。
【請求項４７】
前記基板をｎ型ドープして、その内部に底部電池ホモ接合を形成する請求項４６記載の方法。
【請求項４８】
前記ショットキーダイオードを形成可能な部分をヒ素でドープする請求項４３記載の方法。
【請求項４９】
前記第１の光起電力電池をＧａＡｓで形成する請求項４３記載の方法。
【請求項５０】
前記第２の光起電力電池をＧａＩｎＰで形成する請求項４３記載の方法。
【請求項５１】
前記多接合太陽電池構造を形成するステップが、前記第１の光起電力電池を形成する前に第３の光起電力電池を形成するステップをさらに含む請求項４３記載の方法。
【請求項５２】
前記第３の光起電力電池がホモ接合である請求項５１記載の方法。
【請求項５３】
前記基板の前記表面を露出させる溝部を前記多接合太陽電池構造内に形成するステップをさらに含む請求項４３記載の方法。
【請求項５４】
前記溝部内に前記ダイオード接点を形成するステップを含む請求項５３記載の方法。
【請求項５５】
前記ショットキーダイオードを、少なくとも前記第１の光起電力電池及び第２の光起電力電池の両端にジャンパーバーで電気接続する請求項５４記載の方法。
【請求項５６】
前記基板の前記裏面上に前記ダイオード接点を形成するステップを含む請求項４３記載の方法。
【請求項５７】
前記ショットキーダイオードを、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にＣ形クランプで電気接続する請求項５６記載の方法。
【請求項５８】
前記ダイオード接点がチタンを含んでいる請求項４３記載の方法。
【請求項５９】
前記ダイオード接点をＴｉ／Ｐｄ／Ａｇで形成する請求項５８記載の方法。
【請求項６０】
第１の面及び第２の面を有する基板と、
少なくとも、前記基板の前記第１の面の一部に堆積された最上層及び最下層を有する多接合体であって、該多接合の最下層が前記基板の前記第１の面に接触している多接合体と、
該多接合体の前記最上面に堆積された接点と、
前記基板の前記第１の面の別の部分に堆積された、第１の端子及び第２の端子を有するバイパスダイオードと、
前記接点と前記バイパスダイオードの前記第１の端子との間に結合された第１の接続線と、
前記バイパスダイオードの前記第２の端子と前記基板の前記第１の面との間に結合された第２の接続線と
を含んでいる半導体デバイス。
【請求項６１】
前記基板の前記第２の面に結合された裏面金属接点をさらに含んでいる請求項６０記載の半導体デバイス。
【請求項６２】
前記基板がゲルマニウムである請求項６１記載の半導体デバイス。
【請求項６３】
前記基板がｐ型ゲルマニウムであり、該基板はｎ型ドープされており、その内部に底部電池ホモ接合が形成されている請求項６０記載の半導体デバイス。
【請求項６４】
前記バイパスダイオードがショットキーダイオードである請求項６０記載の半導体デバイス。
【請求項６５】
前記基板の少なくとも一部がヒ素でドープされている請求項６４記載の半導体デバイス。
【請求項６６】
前記ショットキーダイオードは、少なくとも一部が、ヒ素でドープされた前記基板の前記部分から形成されている請求項６５記載の半導体デバイス。
【請求項６７】
前記多接合体が少なくとも２つの太陽電池を含んでいる請求項６６記載の半導体デバイス。
【請求項６８】
前記多接合体が１つの太陽電池を有する請求項６６記載の半導体デバイス。
WHAT IS CLAIMED IS: 1. A multijunction solar cell circuit comprising: a substrate having a front surface and a back surface, said substrate selected to have a portion thereof forming part of a Schottky diode; a multijunction solar cell structure overlaying at least a portion of said front surface of said substrate, said multijunction solar cell structure including at least a first photovolatic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of said first photovoltaic cell; and a Schottky diode electrically connected across said at least first and second photovoltaic cells to protect said at least first and said second photovoltaic cells against reverse biasing, said Schottky diode being formed at least in part from said substrate and a diode contact formed over said substrate.
2. The circuit of Claim 1, wherein the substrate is germanium.
3. The circuit of Claim 1, wherein the substrate is p-type germanium and the substrate is n-doped to form a bottom cell homojunction therein.
4. The circuit of Claim 1, wherein the substrate is p-type germanium.
5. The circuit of Claim 4, wherein at least a portion of the substrate is doped with arsenic.
6. The circuit of Claim 5, wherein the Schottky diode is formed at least in part from the portion of the substrate doped with arsenic.
7. The circuit of Claim 6, further comprising an interconnect between the portion of the substrate doped with arsenic and a p-type portion of the substrate.
8. The circuit of Claim 6, wherein the substrate is doped with arsenic on the front surface of the substrate.
9. The circuit of Claim 6, wherein the substrate is doped with arsenic on the front surface of the substrate.
10. The circuit of Claim 1, wherein the first photovolatic cell is made of GaAs.
11. The circuit of Claim 1, wherein the second photovoltaic cell is made of GaInP.
12. The circuit of Claim 1, wherein the multijunction solar cell structure includes a third photovoltaic cell provided below the first photovolatic cell.
13. The circuit of Claim 12, wherein the third photovoltaic cell is a homojunction.
14. The circuit of Claim 1, wherein the multijunction solar cell structure includes a trough that exposes said front surface of said substrate.
15. The circuit of Claim 14, wherein the Schottky diode is formed in said trough.
16. The circuit of Claim 15, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a jumper bar.
17. The circuit of Claim 1, wherein said Schottky diode is provided on said back surface of said substrate.
18. The circuit of Claim 17, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a C-shaped clamp.
19. The circuit of Claim 1, wherein said diode contact comprises titanium.
20. The circuit of Claim 19, wherein said diode contact is made of Ti/Pd/Ag.
21. The circuit of Claim 1, wherein the Schottky diode has a forward voltage drop of about 0.3 to 0.6 volts when conducting 400 mA of forward current.
22. The circuit of Claim 1, comprising at least two said multijunction solar cell structures, each of said structures having a Schottky diode electrically connected across said at least first and second photovoltaic cells of said structures, wherein each of said structures are interconnected to one another.
23. A solar cell having protection against reverse biasing, comprising: a substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a trough through said at least one photovolatic cell to expose at least a portion of said front surface of said substrate; a Schottky diode formed in said trough electrically connected across said at least one photovoltaic cell; and a back contact over said back surface of said substrate.
24. The solar cell structure of Claim 23, wherein the substrate is germanium.
25. The solar cell structure of Claim 24, wherein the substrate is p-type germanium, and a portion of the germanium substrate is doped with arsenic.
26. The solar cell structure of Claim 25, wherein the diode contact is positioned over the arsenic-doped portion of the germanium substrate.
27. The solar cell structure of Claim 26, further comprising an interconnect between the arsenic-doped portion of the germanium substrate and a exposed p-type portion of the germanium substrate.
28. The solar cell structure of Claim 23, comprising a plurality of photovoltaic cells over said front surface of said substrate.
29. The solar cell structure of Claim 23, wherein the diode contact comprises titanium.
30. The solar cell structure of Claim 29, wherein the diode contact is made of Ti/Pd/Ag.
31. The solar cell structure of claim 23, further comprising an interconnect between said front contact and said diode contact.
32. The solar cell structure of Claim 31, wherein the interconnect is a jumper bar.
33. A solar cell structure having protection against reverse biasing, comprising: a substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a back contact over said back surface of said substrate; a recess extending through said back contact to expose said back surface of said substrate; a diode contact over said back surface of said substrate in said recess; and a Schottky diode formed in said recess electrically connected across said at least one photovoltaic cell.
34. The solar cell structure of Claim 33, wherein said Schottky diode is electrically connected across said at least one photovoltaic cell with a C-shaped clamp.
35. The solar cell structure of Claim 33, wherein the substrate is germanium.
36. The solar cell structure of Claim 33, wherein the substrate is p-type germanium, and the diode contact is formed over an arsenic-doped portion of the germanium substrate.
37. The solar cell structure of Claim 36, further comprising an interconnect between the arsenic-doped portion of the germanium substrate and an exposed p-type portion of the germanium substrate.
38. The solar cell structure of Claim 33, comprising a plurality of photovoltaic cells over said front surface of said substrate.
39. The solar cell structure of Claim 33, wherein the diode contact comprises titanium.
40. The solar cell structure of Claim 39, wherein the diode contact is made of Ti/Pd/Ag.
41. A solar cell structure having protection against reverse biasing, comprising; an p-type germanium substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a trough through said at least one photovoltaic cell to expose an arsenic-doped surface on said front surface of said substrate; a recess surrounding said exposed portion of said front surface of said substrate to expose a p-type surface of the germanium substrate; a diode contact comprising titanium on said arsenic-doped surface on said front surface of said substrate in said trough, wherein said diode contact and said arsenic-doped surface form a Schottky diode; a first metallic interconnect between said front contact and said diode contact; and a second metallic interconnect between said arsenic-doped surface on said front surface of said substrate and said exposed p-type surface of said germanium substrate.
42. The solar cell structure of Claim 41, wherein said arsenic-doped surface has an arsenic concentration of about 5 x 10'6 cm~3 or higher.
43. A method of manufacturing a protected multijunction solar cell circuit, comprising: selecting a substrate having a front surface and a back surface, said substrate having at least a portion thereof capable of forming a Schottky diode; forming a multijunction solar cell structure over at least a portion of said front surface of said substrate, said multijunction solar cell structure including at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of said first photovoltaic cell; forming a diode contact over said substrate at said portion of capable of forming a Schottky diode; and electrically connecting a Schottky diode formed at the interface between the diode contact and the substrate across said at least first and second photovoltaic cells to protect said at least first and said second photovoltaic cells against reverse biasing.
44. The method of Claim 43, further comprising interconnecting said multijunction solar cell structure to another multijunction solar cell structure.
45. The method of Claim 43, wherein the substrate is germanium.
46. The method of Claim 45, wherein the substrate is p-type germanium.
47. The method of Claim 46, wherein the substrate is n-doped to form a bottom cell homojunction therein.
48. The method of Claim 43, wherein the portion capable of forming a Schottky diode is doped with arsenic.
49. The method of Claim 43, wherein the first photovoltaic cell is made of GaAs.
50. The method of Claim 43, wherein the second photovoltaic cell is made of GaInP.
51. The method of Claim 43, wherein forming the multijunction solar cell structure further comprises forming a third photovoltaic cell before forming the first photovoltaic cell.
52. The method of Claim 51, wherein the third photovoltaic cell is a homojunction.
53. The method of Claim 43, further comprising forming a trough in the multijunction solar cell structure that exposes said front surface of said substrate.
54. The method of Claim 53, comprising forming said diode contact in said trough.
55. * The method of Claim 54, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a jumper bar.
56. The method of Claim 43, comprising forming said diode contact on said back surface of said substrate.
57. The method of Claim 56, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a C-shaped clamp.
58. The method of Claim 43, wherein said diode contact comprises titanium.
59. The method of Claim 58, wherein said diode contact is made of Ti/Pd/Ag.
60. A semiconductor device comprising: a substrate having first side and second side; a multijunction having at least a top layer and a bottom layer deposited on a portion of the first side of the substrate, wherein the bottom layer of the multijunction is in contact with the first side of the substrate; a contact deposited on the top side of the multijunction; a bypass diode, having first and second terminals, deposited on another portion of the first side of the substrate; a first connection wire coupled between the contact and the first terminal of the bypass diode; and a second connection wire coupled between the second terminal of the bypass diode and the first side of the substrate.
61. The semiconductor device of claim 60 further comprising a back metal contact coupled to the second side of the substrate.
62. The semiconductor device of claim 61, wherein the substrate is germanium.
63. The semiconductor device of claim 60, wherein the substrate is p-type germanium and the substrate is n-doped to form a bottom cell homojunction therein.
64. The semiconductor device of claim 60, wherein the bypass diode is a Schottky diode.
65. The semiconductor device of claim 64, wherein at least a portion of the substrate is doped with arsenic.
66. The semiconductor device of claim 65, wherein the Schottky diode is formed at least in part from the portion of the substrate doped with arsenic.
67. The semiconductor device of claim 66, wherein the multijunction includes at least two solar cells.
68. The semiconductor device of claim 66, wherein the multijunction has one solar cell.
「特表2005-512306およびWO2003012880より引用」
【請求項１】
表面及び裏面を有する基板であって、その一部にショットキーダイオードの形成部分を有するように選択された基板と、
該基板の前記表面の少なくとも一部の上に重ねられた多接合太陽電池構造であって、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部の上に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる多接合太陽電池構造と、
少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されたショットキーダイオードであって、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されたショットキーダイオードと
を含んでいる多接合太陽電池回路。
【請求項２】
前記基板がゲルマニウムである請求項１記載の回路。
【請求項３】
前記基板がｐ型ゲルマニウムであり、該基板は、その内部に底部電池ホモ接合が形成されるようにｎ型ドープされている請求項１記載の回路。
【請求項４】
前記基板がｐ型ゲルマニウムである請求項１記載の回路。
【請求項５】
前記基板の少なくとも一部がヒ素でドープされている請求項４記載の回路。
【請求項６】
前記ショットキーダイオードの少なくとも一部が、前記基板のヒ素でドープされた部分から形成されている請求項５記載の回路。
【請求項７】
前記基板のヒ素でドープされた部分と、前記基板のｐ型部分との間に、相互接続をさらに含んでいる請求項６記載の回路。
【請求項８】
前記基板が、該基板の前記表面にヒ素がドープされたものである請求項６記載の回路。
【請求項９】
前記基板が、該基板の前記表面にヒ素がドープされたものである請求項６記載の回路。
【請求項１０】
前記第１の光起電力電池がＧａＡｓで形成されている請求項１記載の回路。
【請求項１１】
前記第２の光起電力電池がＧａＩｎＰで形成されている請求項１記載の回路。
【請求項１２】
前記多接合太陽電池構造が、前記第１の光起電力電池の下に設けられた第３の光起電力電池を含んでいる請求項１記載の回路。
【請求項１３】
前記第３の光起電力電池がホモ接合である請求項１２記載の回路。
【請求項１４】
前記多接合太陽電池構造が、前記基板の前記表面を露出させる溝部を含んでいる請求項１記載の回路。
【請求項１５】
前記ショットッキーダイオードが前記溝部内に形成されている請求項１４記載の回路。
【請求項１６】
前記ショットキーダイオードが、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にジャンパーバーで電気接続されている請求項１５記載の回路。
【請求項１７】
前記ショットキーダイオードが、前記基板の前記裏面に設けられている請求項１記載の回路。
【請求項１８】
前記ショットキーダイオードが、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にＣ形クランプで電気接続されている請求項１７記載の回路。
【請求項１９】
前記ダイオード接点が、チタンを含んでいる請求項１記載の回路。
【請求項２０】
前記ダイオード接点が、Ｔｉ／Ｐｄ／Ａｇで形成されている請求項１９記載の回路。
【請求項２１】
順電流が４００ｍＡ流れる場合、前記ショットキーダイオードの順電圧降下が約０．３Ｖ〜約０．６Ｖである請求項１記載の回路。
【請求項２２】
少なくとも２つの前記多接合太陽電池構造を含んでおり、該構造のそれぞれが、該構造の少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されたショットキーダイオードを有し、前記構造のそれぞれが互いに相互接続されている請求項１記載の回路。
【請求項２３】
表面及び裏面を有する基板と、
該基板の前記表面上にある少なくとも１つの光起電力電池と、
前記少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記表面の少なくとも一部を露出させるように、前記少なくとも１つの光起電力電池内を通る溝部と、
前記少なくとも１つの光起電力電池の両端に電気接続され、前記溝部内に形成されたショットキーダイオードと、
前記基板の前記裏面上にある裏面接点と
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項２４】
前記基板がゲルマニウムである請求項２３記載の太陽電池構造。
【請求項２５】
前記基板がｐ型ゲルマニウムであり、該ゲルマニウム基板の一部がヒ素でドープされている請求項２４記載の太陽電池構造。
【請求項２６】
前記ダイオード接点が、前記ゲルマニウム基板のヒ素ドープ部分上に配設されている請求項２５記載の太陽電池構造。
【請求項２７】
前記ゲルマニウム基板のヒ素ドープ部分と、前記ゲルマニウム基板の露出したｐ型部分との間に相互接続をさらに含んでいる請求項２６記載の太陽電池構造。
【請求項２８】
前記基板の前記表面上に複数の光起電力電池を含んでいる請求項２３記載の太陽電池構造。
【請求項２９】
前記ダイオード接点がチタンを含んでいる請求項２３記載の太陽電池構造。
【請求項３０】
前記ダイオード接点がＴｉ／Ｐｄ／Ａｇで形成されている請求項２９記載の太陽電池構造。
【請求項３１】
前記表面接点と前記ダイオード接点との間に相互接続をさらに含んでいる請求項２３記載の太陽電池構造。
【請求項３２】
前記相互接続がジャンパーバーである請求項３１記載の太陽電池構造。
【請求項３３】
表面及び裏面を有する基板と、
該基板の前記表面にある少なくとも１つの光起電力電池と、
前記少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記裏面上にある裏面接点と、
前記基板の前記裏面を露出させるように、前記裏面接点を通って延びている凹部と、
該凹部内で、前記基板の前記裏面上にあるダイオード接点と、
前記少なくとも１つの光起電力電池の両端に電気接続され、前記凹部内に形成されたショットキーダイオードと
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項３４】
前記ショットキーダイオードが、前記少なくとも１つの光起電力電池の両端にＣ形クランプで電気接続されている請求項３３記載の太陽電池構造。
【請求項３５】
前記基板がゲルマニウムである請求項３３記載の太陽電池構造。
【請求項３６】
前記基板がｐ型ゲルマニウムであり、前記ダイオード接点が前記ゲルマニウム基板のヒ素ドープ部分上に形成されている請求項３３記載の太陽電池構造。
【請求項３７】
前記ゲルマニウム基板のヒ素ドープ部分と、前記ゲルマニウム基板の露出したｐ型部分との間に相互接続をさらに含んでいる請求項３６記載の太陽電池構造。
【請求項３８】
前記基板の前記表面上に複数の光起電力電池を含んでいる請求項３３記載の太陽電池構造。
【請求項３９】
前記ダイオード接点がチタンを含んでいる請求項３３記載の太陽電池構造。
【請求項４０】
前記ダイオード接点がＴｉ／Ｐｄ／Ａｇで作製されている請求項３９記載の太陽電池構造。
【請求項４１】
表面及び裏面を有するｐ型ゲルマニウム基板と、
該基板の前記表面上にある少なくとも１つの光起電力電池と、
該少なくとも１つの光起電力電池上にある表面接点と、
前記基板の前記表面上にあるヒ素ドープ面を露出させるように、前記少なくとも１つの光起電力電池内を通る溝部と、
前記ゲルマニウム基板のｐ型の面を露出させるように、前記基板の前記表面の前記露出部分を取り囲む凹部と、
前記溝部内の前記基板の前記表面上にある前記ヒ素ドープ面上にチタンを含んでいるダイオード接点であって、該ダイオード接点と前記ヒ素ドープ面とがショットキーダイオードを形成しているダイオード接点と、
前記表面接点と前記ダイオード接点との間の第１の金属相互接続と、
前記基板の前記表面上にある前記ヒ素ドープ面と前記ゲルマニウム基板の前記露出されたｐ型面との間の第２の金属相互接続と
を含んでいる逆バイアスからの保護を有する太陽電池構造。
【請求項４２】
前記ヒ素ドープ面のヒ素濃度が約５×１０16ｃｍ-3以上である請求項４１記載の太陽電池構造。
【請求項４３】
表面及び裏面を有する基板であって、その少なくとも一部にショットキーダイオードを形成可能な基板を選択するステップと、
前記基板の前記表面の少なくとも一部の上に、少なくとも、内部に第１の光活性接合を有する第１の光起電力電池と、該第１の光起電力電池の少なくとも一部の上に重ねられ、内部に第２の光活性接合を有する第２の光起電力電池とを含んでいる多接合太陽電池構造を形成するステップと、
ショットキーダイオードを形成可能な前記基板の前記一部の上に、ダイオード接点を形成するステップと、
逆バイアスから少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を保護するために、前記ダイオード接点と前記基板との間の界面に形成されたショットキーダイオードを、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続するステップと
を含む保護された多接合太陽電池回路の製造方法。
【請求項４４】
前記多接合太陽電池構造を、別の多接合太陽電池構造に相互接続するステップをさらに含む請求項４３記載の方法。
【請求項４５】
前記基板がゲルマニウムである請求項４３記載の方法。
【請求項４６】
前記基板がｐ型ゲルマニウムである請求項４５記載の方法。
【請求項４７】
前記基板をｎ型ドープして、その内部に底部電池ホモ接合を形成する請求項４６記載の方法。
【請求項４８】
前記ショットキーダイオードを形成可能な部分をヒ素でドープする請求項４３記載の方法。
【請求項４９】
前記第１の光起電力電池をＧａＡｓで形成する請求項４３記載の方法。
【請求項５０】
前記第２の光起電力電池をＧａＩｎＰで形成する請求項４３記載の方法。
【請求項５１】
前記多接合太陽電池構造を形成するステップが、前記第１の光起電力電池を形成する前に第３の光起電力電池を形成するステップをさらに含む請求項４３記載の方法。
【請求項５２】
前記第３の光起電力電池がホモ接合である請求項５１記載の方法。
【請求項５３】
前記基板の前記表面を露出させる溝部を前記多接合太陽電池構造内に形成するステップをさらに含む請求項４３記載の方法。
【請求項５４】
前記溝部内に前記ダイオード接点を形成するステップを含む請求項５３記載の方法。
【請求項５５】
前記ショットキーダイオードを、少なくとも前記第１の光起電力電池及び第２の光起電力電池の両端にジャンパーバーで電気接続する請求項５４記載の方法。
【請求項５６】
前記基板の前記裏面上に前記ダイオード接点を形成するステップを含む請求項４３記載の方法。
【請求項５７】
前記ショットキーダイオードを、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端にＣ形クランプで電気接続する請求項５６記載の方法。
【請求項５８】
前記ダイオード接点がチタンを含んでいる請求項４３記載の方法。
【請求項５９】
前記ダイオード接点をＴｉ／Ｐｄ／Ａｇで形成する請求項５８記載の方法。
【請求項６０】
第１の面及び第２の面を有する基板と、
少なくとも、前記基板の前記第１の面の一部に堆積された最上層及び最下層を有する多接合体であって、該多接合の最下層が前記基板の前記第１の面に接触している多接合体と、
該多接合体の前記最上面に堆積された接点と、
前記基板の前記第１の面の別の部分に堆積された、第１の端子及び第２の端子を有するバイパスダイオードと、
前記接点と前記バイパスダイオードの前記第１の端子との間に結合された第１の接続線と、
前記バイパスダイオードの前記第２の端子と前記基板の前記第１の面との間に結合された第２の接続線と
を含んでいる半導体デバイス。
【請求項６１】
前記基板の前記第２の面に結合された裏面金属接点をさらに含んでいる請求項６０記載の半導体デバイス。
【請求項６２】
前記基板がゲルマニウムである請求項６１記載の半導体デバイス。
【請求項６３】
前記基板がｐ型ゲルマニウムであり、該基板はｎ型ドープされており、その内部に底部電池ホモ接合が形成されている請求項６０記載の半導体デバイス。
【請求項６４】
前記バイパスダイオードがショットキーダイオードである請求項６０記載の半導体デバイス。
【請求項６５】
前記基板の少なくとも一部がヒ素でドープされている請求項６４記載の半導体デバイス。
【請求項６６】
前記ショットキーダイオードは、少なくとも一部が、ヒ素でドープされた前記基板の前記部分から形成されている請求項６５記載の半導体デバイス。
【請求項６７】
前記多接合体が少なくとも２つの太陽電池を含んでいる請求項６６記載の半導体デバイス。
【請求項６８】
前記多接合体が１つの太陽電池を有する請求項６６記載の半導体デバイス。
WHAT IS CLAIMED IS: 1. A multijunction solar cell circuit comprising: a substrate having a front surface and a back surface, said substrate selected to have a portion thereof forming part of a Schottky diode; a multijunction solar cell structure overlaying at least a portion of said front surface of said substrate, said multijunction solar cell structure including at least a first photovolatic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of said first photovoltaic cell; and a Schottky diode electrically connected across said at least first and second photovoltaic cells to protect said at least first and said second photovoltaic cells against reverse biasing, said Schottky diode being formed at least in part from said substrate and a diode contact formed over said substrate.
2. The circuit of Claim 1, wherein the substrate is germanium.
3. The circuit of Claim 1, wherein the substrate is p-type germanium and the substrate is n-doped to form a bottom cell homojunction therein.
4. The circuit of Claim 1, wherein the substrate is p-type germanium.
5. The circuit of Claim 4, wherein at least a portion of the substrate is doped with arsenic.
6. The circuit of Claim 5, wherein the Schottky diode is formed at least in part from the portion of the substrate doped with arsenic.
7. The circuit of Claim 6, further comprising an interconnect between the portion of the substrate doped with arsenic and a p-type portion of the substrate.
8. The circuit of Claim 6, wherein the substrate is doped with arsenic on the front surface of the substrate.
9. The circuit of Claim 6, wherein the substrate is doped with arsenic on the front surface of the substrate.
10. The circuit of Claim 1, wherein the first photovolatic cell is made of GaAs.
11. The circuit of Claim 1, wherein the second photovoltaic cell is made of GaInP.
12. The circuit of Claim 1, wherein the multijunction solar cell structure includes a third photovoltaic cell provided below the first photovolatic cell.
13. The circuit of Claim 12, wherein the third photovoltaic cell is a homojunction.
14. The circuit of Claim 1, wherein the multijunction solar cell structure includes a trough that exposes said front surface of said substrate.
15. The circuit of Claim 14, wherein the Schottky diode is formed in said trough.
16. The circuit of Claim 15, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a jumper bar.
17. The circuit of Claim 1, wherein said Schottky diode is provided on said back surface of said substrate.
18. The circuit of Claim 17, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a C-shaped clamp.
19. The circuit of Claim 1, wherein said diode contact comprises titanium.
20. The circuit of Claim 19, wherein said diode contact is made of Ti/Pd/Ag.
21. The circuit of Claim 1, wherein the Schottky diode has a forward voltage drop of about 0.3 to 0.6 volts when conducting 400 mA of forward current.
22. The circuit of Claim 1, comprising at least two said multijunction solar cell structures, each of said structures having a Schottky diode electrically connected across said at least first and second photovoltaic cells of said structures, wherein each of said structures are interconnected to one another.
23. A solar cell having protection against reverse biasing, comprising: a substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a trough through said at least one photovolatic cell to expose at least a portion of said front surface of said substrate; a Schottky diode formed in said trough electrically connected across said at least one photovoltaic cell; and a back contact over said back surface of said substrate.
24. The solar cell structure of Claim 23, wherein the substrate is germanium.
25. The solar cell structure of Claim 24, wherein the substrate is p-type germanium, and a portion of the germanium substrate is doped with arsenic.
26. The solar cell structure of Claim 25, wherein the diode contact is positioned over the arsenic-doped portion of the germanium substrate.
27. The solar cell structure of Claim 26, further comprising an interconnect between the arsenic-doped portion of the germanium substrate and a exposed p-type portion of the germanium substrate.
28. The solar cell structure of Claim 23, comprising a plurality of photovoltaic cells over said front surface of said substrate.
29. The solar cell structure of Claim 23, wherein the diode contact comprises titanium.
30. The solar cell structure of Claim 29, wherein the diode contact is made of Ti/Pd/Ag.
31. The solar cell structure of claim 23, further comprising an interconnect between said front contact and said diode contact.
32. The solar cell structure of Claim 31, wherein the interconnect is a jumper bar.
33. A solar cell structure having protection against reverse biasing, comprising: a substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a back contact over said back surface of said substrate; a recess extending through said back contact to expose said back surface of said substrate; a diode contact over said back surface of said substrate in said recess; and a Schottky diode formed in said recess electrically connected across said at least one photovoltaic cell.
34. The solar cell structure of Claim 33, wherein said Schottky diode is electrically connected across said at least one photovoltaic cell with a C-shaped clamp.
35. The solar cell structure of Claim 33, wherein the substrate is germanium.
36. The solar cell structure of Claim 33, wherein the substrate is p-type germanium, and the diode contact is formed over an arsenic-doped portion of the germanium substrate.
37. The solar cell structure of Claim 36, further comprising an interconnect between the arsenic-doped portion of the germanium substrate and an exposed p-type portion of the germanium substrate.
38. The solar cell structure of Claim 33, comprising a plurality of photovoltaic cells over said front surface of said substrate.
39. The solar cell structure of Claim 33, wherein the diode contact comprises titanium.
40. The solar cell structure of Claim 39, wherein the diode contact is made of Ti/Pd/Ag.
41. A solar cell structure having protection against reverse biasing, comprising; an p-type germanium substrate having a front surface and a back surface; at least one photovoltaic cell over said front surface of said substrate; a front contact over said at least one photovoltaic cell; a trough through said at least one photovoltaic cell to expose an arsenic-doped surface on said front surface of said substrate; a recess surrounding said exposed portion of said front surface of said substrate to expose a p-type surface of the germanium substrate; a diode contact comprising titanium on said arsenic-doped surface on said front surface of said substrate in said trough, wherein said diode contact and said arsenic-doped surface form a Schottky diode; a first metallic interconnect between said front contact and said diode contact; and a second metallic interconnect between said arsenic-doped surface on said front surface of said substrate and said exposed p-type surface of said germanium substrate.
42. The solar cell structure of Claim 41, wherein said arsenic-doped surface has an arsenic concentration of about 5 x 10'6 cm~3 or higher.
43. A method of manufacturing a protected multijunction solar cell circuit, comprising: selecting a substrate having a front surface and a back surface, said substrate having at least a portion thereof capable of forming a Schottky diode; forming a multijunction solar cell structure over at least a portion of said front surface of said substrate, said multijunction solar cell structure including at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of said first photovoltaic cell; forming a diode contact over said substrate at said portion of capable of forming a Schottky diode; and electrically connecting a Schottky diode formed at the interface between the diode contact and the substrate across said at least first and second photovoltaic cells to protect said at least first and said second photovoltaic cells against reverse biasing.
44. The method of Claim 43, further comprising interconnecting said multijunction solar cell structure to another multijunction solar cell structure.
45. The method of Claim 43, wherein the substrate is germanium.
46. The method of Claim 45, wherein the substrate is p-type germanium.
47. The method of Claim 46, wherein the substrate is n-doped to form a bottom cell homojunction therein.
48. The method of Claim 43, wherein the portion capable of forming a Schottky diode is doped with arsenic.
49. The method of Claim 43, wherein the first photovoltaic cell is made of GaAs.
50. The method of Claim 43, wherein the second photovoltaic cell is made of GaInP.
51. The method of Claim 43, wherein forming the multijunction solar cell structure further comprises forming a third photovoltaic cell before forming the first photovoltaic cell.
52. The method of Claim 51, wherein the third photovoltaic cell is a homojunction.
53. The method of Claim 43, further comprising forming a trough in the multijunction solar cell structure that exposes said front surface of said substrate.
54. The method of Claim 53, comprising forming said diode contact in said trough.
55. * The method of Claim 54, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a jumper bar.
56. The method of Claim 43, comprising forming said diode contact on said back surface of said substrate.
57. The method of Claim 56, wherein said Schottky diode is electrically connected across said at least first and second photovoltaic cells with a C-shaped clamp.
58. The method of Claim 43, wherein said diode contact comprises titanium.
59. The method of Claim 58, wherein said diode contact is made of Ti/Pd/Ag.
60. A semiconductor device comprising: a substrate having first side and second side; a multijunction having at least a top layer and a bottom layer deposited on a portion of the first side of the substrate, wherein the bottom layer of the multijunction is in contact with the first side of the substrate; a contact deposited on the top side of the multijunction; a bypass diode, having first and second terminals, deposited on another portion of the first side of the substrate; a first connection wire coupled between the contact and the first terminal of the bypass diode; and a second connection wire coupled between the second terminal of the bypass diode and the first side of the substrate.
61. The semiconductor device of claim 60 further comprising a back metal contact coupled to the second side of the substrate.
62. The semiconductor device of claim 61, wherein the substrate is germanium.
63. The semiconductor device of claim 60, wherein the substrate is p-type germanium and the substrate is n-doped to form a bottom cell homojunction therein.
64. The semiconductor device of claim 60, wherein the bypass diode is a Schottky diode.
65. The semiconductor device of claim 64, wherein at least a portion of the substrate is doped with arsenic.
66. The semiconductor device of claim 65, wherein the Schottky diode is formed at least in part from the portion of the substrate doped with arsenic.
67. The semiconductor device of claim 66, wherein the multijunction includes at least two solar cells.
68. The semiconductor device of claim 66, wherein the multijunction has one solar cell.
「特表2005-512306およびWO2003012880より引用」
逆バイアス保護用バイパスダイオードを有する太陽電池装置及びその製造方法
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国特許法第１１９条第（ｅ）項及び米国特許法施行規則第１．７８条により、発明者がチョー ロン チュー（Ｃｈａｗ−ＬｏｎｇＣｈｕ）である２００１年７月２７日に出願された、出願番号６０／３０８，５０３の、「逆バイアス保護用ショットキーダイオードを有する太陽電池装置（Ｓｃｏｌａｒ Ｃｅｌｌ Ｈａｖｉｎｇ Ａ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆｏｒ Ｒｅｖｅｒｓｅ ＢｉａｓＰｒｏｔｅｃｔｉｏｎ）」と題された仮出願を基に優先権を主張するものである。
【０００２】
本発明は半導体デバイスに関する。より詳細には、本発明は太陽電池装置及びその製造方法に関する。
【背景技術】
【０００３】
一般に太陽電池と呼ばれる光起電力電池は、太陽エネルギーを電気エネルギーに変換する周知のデバイスである。太陽電池は電力を生成するために、地上及び宇宙両方での用途で長く使用されてきた。太陽電池は、従来型の電源に優るいくつかの利点をもたらす。例えば太陽電池は、電気を発生させるためのクリーンな方法を提供する。さらに太陽電池には、化石燃料を補充する必要がない。代わりに太陽電池には、事実上無限の太陽エネルギーによって電力が供給される。太陽電池は、低コストの従来型の電源を利用することができない宇宙空間で、エネルギーを発生させるのに特に魅力のあるデバイスである。
【０００４】
太陽電池は一般に、複数の太陽電池を直列に、又は並列に、あるいは直列と並列を組み合わせた状態で一緒に接続されたアレイとして組み立てられる。所望の出力電圧及び電流によって、アレイ内の電池数及びアレイの形態の少なくとも一部が決定される。
【０００５】
アレイ内の全ての電池に光が当たると、各電池には順バイアスが印加される。しかし、それら電池の１つ又は複数が、衛星のアンテナなどによって陰で覆われる（すなわち光が当たらない）と、陰で覆われていない電池によって生成された電圧が原因で、陰で覆われた１つ又は複数の電池には逆バイアスが印加され得る。電池に逆バイアスが印加されると、電池性能の永久的な劣化や、又は電池の完全な故障さえ引き起こされ得る。そのような損傷から保護するため、通常は保護バイパスダイオードを設けている。１つのバイパスダイオードがいくつかの電池の両端に接続されていても良く、又は信頼性を高めるために、各電池がその電池用のバイパスダイオードを備えていても良い。多接合太陽電池は、逆バイアス条件に曝されたときに、特に損傷を受け易い。したがって、多接合電池は、特にバイパスダイオード保護を有することで利益を受ける。
【０００６】
従来、バイパスダイオードは、バイパスダイオードのアノード及びカソードがそれぞれ太陽電池のカソード及びアノードに接続された逆並列の構成で接続されているので、電池に光が当たると、バイパスダイオードには逆バイアスが印加されることになる。電池が陰で覆われると、陰で覆われた電池を流れる電流は制限され、陰で覆われた電池には逆バイアスが印加されるようになる。換言すると、陰で覆われた電池の両端に接続されたバイパスダイオードには順バイアスが印加されるようになる。電流のほとんどは、陰で覆われた電池よりむしろバイパスダイオード内を流れることとなり、それによって電流がアレイ内を流れ続けるのが許容される。さらにバイパスダイオードは、陰で覆われた電池の両端の逆バイアス電圧を制限し、それによって陰で覆われた電池を保護する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
バイパスダイオード保護を有する太陽電池を得るために、いくつかの異なる従来の技術に係る方法が使用されてきた。従来の技術に係る方法にはそれぞれ欠点がある。例えば、バイパス保護を高めようと試みる場合、１つの方法は、バイパスダイオードのアノードが１つの電池に接続され、そのバイパスダイオードのカソードが隣接する電池に接続されるように、隣接する電池の間にバイパスダイオードを位置付けすることを含む。しかしながらこの方法では、一般に、バイパスダイオード保護が付加され得る前に、電池がアレイに組み立てられる必要がある。この組立て方法は難しく、非効率的である。さらにこの方法においては、電池メーカーではなくアレイ組立てメーカーによって、バイパスダイオードが付加される必要がある。さらにこの方法においては、バイパスダイオードを収容するために、複数の電池が十分に離れるように、かなり間隔を空ける必要がある。このように間隔を空けることで、アレイの詰め込み率が低下し、したがってアレイにおいては、面積当たりの効率が低下する。
【０００８】
各電池に１つのバイパスダイオードを設ける、従来の技術に係る別の方法では、電池の裏面に、バイパスダイオードが配置される凹部が形成される必要がある。各電池は、該電池の表面に第１の極性の接点を備えて提供され、第２の極性の接点は、各電池の裏面に提供される。次いで「Ｓ」字形の相互接続が、第１の電池の裏面接点から隣接する電池の表面接点に結合されなくてはならない。したがって、この方法においては、不都合なことに、隣接する電池間を通さなければならない相互接続を収容するため、複数の電池が十分に離れるように、かなり間隔を空ける必要がある。この方法のさらなる欠点には、凹部の形成中に微小クラックが生成され得ることが含まれる。さらにこの方法においては、接着剤の厚いボンドラインが必要であり、それによって応力発生源が付加され、温度サイクル中に生成された応力が増大する。さらに、この従来の技術に係る方法においては、隣接する電池への相互接続の接続が、電池メーカーではなくアレイ組立てメーカーによってなされる必要がある。
【０００９】
したがって、太陽電池に対する逆バイアス保護を提供するための、より効率的な機構が必要である。
【課題を解決するための手段】
【００１０】
本発明に係る逆バイアス保護用のダイオードを有する太陽電池装置及びその製造方法の一実施の形態では、金属ダイオード接点と、太陽電池が上部に生成される半導体基板との間の界面に、ショットキーダイオードを形成する。この実施の形態では、太陽電池回路は、表面及び裏面を有する基板を含んでおり、該基板は、その少なくとも一部にショットキーダイオードの形成部分を有するように選択されている。多接合太陽電池構造は、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部の上に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる。ショットキーダイオードは、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されている。ショットキーダイオードは、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されている。
【００１１】
本発明の別の実施の形態では、逆バイアスからの保護を有する太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面上にある少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池の表面に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記表面の少なくとも一部を露出させるように、溝部が前記少なくとも１つの光起電力電池を通って延びている。ダイオードは、前記溝部内の前記基板の前記表面の露出部分に形成されている。前記ダイオード接点及び前記基板は、一緒になってショットキーダイオードを前記溝部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。
【００１２】
本発明のさらなる特徴及び利点は、以下に述べる詳細な説明、図面、及び特許請求の範囲から明らかとなる。
【００１３】
本発明は、本発明の様々な実施の形態についての以下の詳細な説明及び添付した図面からより完全に理解されるが、これらは、本発明を特定の実施の形態に限定するものと解釈されるのではなく、単に説明及び理解のためだけのものである。
【発明を実施するための最良の形態】
【００１４】
本発明を完全に理解するために、説明を目的として、様々な特定の詳細について記載する。しかし、本発明を実施するために、これらの特定の詳細が必ずしも必要ではないことは当業者には明らかである。別の例では、本発明が不明瞭にならないように、周知のデバイスをブロック図の形態で示す。
【００１５】
本発明は、周知のＣＭＯＳ（「相補型金属酸化膜半導体」）技術、又は別の半導体製造プロセスを使用して製造可能な回路を含み得る。さらに本発明は、ディジタルデバイスを製造する別の製造プロセスで実施され得る。
【００１６】
一実施の形態では、多接合太陽電池回路は、逆バイアス保護提供用のバイパスダイオードとしてショットキーダイオードを使用している。該ショットキーダイオードは、金属ダイオード接点と、上部に太陽電池が生成される半導体基板との界面に形成されている。別の実施の形態では、太陽電池は、少なくとも第ＩＩＩ族、第ＩＶ族、又は第Ｖ族の物質から形成された多接合電池である。該太陽電池はＧｅ基板を含んでおり、これは光活性接合をさらに含み得る。この実施の形態では、ショットキーダイオードは、太陽電池層の内部を通って前記基板の前記表面のドープ領域まで延びる溝部又は凹部内に提供されている。前記ショットキーダイオードは、ジャンパーバー又は別の適切な相互接続を用いて、前記太陽電池構造の複数の電池のいくつか又は全ての両端に電気接続されている。さらに別の実施の形態では、前記ショットキーダイオードは、少なくとも１つの太陽電池接点を前記ダイオード接点に相互接続するＣ形クランプを備えて、前記基板の裏面に形成されている。
【００１７】
別の実施の形態では、太陽電池構造が、表面及び裏面を有する基板を含んでおり、該基板は、少なくともその一部にショットキーダイオードの形成部分を有するように選択されている。多接合太陽電池構造は、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる。ショットキーダイオードは、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されている。前記ショットキーダイオードは、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されている。
【００１８】
さらに別の実施の形態では、逆バイアスからの保護を有する太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面にある少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池上に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記表面の少なくとも一部を露出させるように、溝部が前記少なくとも１つの光起電力電池を通って延びている。ダイオードは、前記溝部内の前記基板の前記表面の露出部分に形成されている。前記ダイオード接点及び前記基板は、一緒になってショットキーダイオードを前記溝部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。
【００１９】
別の実施の形態では、太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面上の少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池上に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記裏面を露出させるように、凹部が前記裏面接点を通って延びている。ダイオード接点は、前記凹部内の前記基板の前記裏面に付設されている。前記ダイオード接点及び前記基板の前記裏面は、一緒になって、ショットキーダイオードを前記凹部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。一実施の形態では、この電気接続は、前記ダイオード接点と前記表面接点とを接続するＣ形クランプによって形成されている。
【００２０】
本発明の別の実施の形態では、保護された多接合太陽電池回路の製造方法が提供される。表面及び裏面を有する基板であって、その少なくとも一部にショットキーダイオードを形成可能な基板を選択する。前記基板の前記表面の少なくとも一部の上に多接合太陽電池構造を形成する。該多接合太陽電池構造は、少なくとも、内部に第１の光活性接合を有する第１の光起電力電池と、該第１の光起電力電池の少なくとも一部に重ねられ、内部に第２の光活性接合を有する第２の光起電力電池とを含んでいる。前記基板上にダイオード接点を形成して、該ダイオード接点と前記基板との間の界面にショットキーダイオードを形成する。該ショットキーダイオードは、逆バイアスから少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続するものである。
【００２１】
上記のように、太陽電池は単接合又は多接合の太陽電池となり得る。一実施の形態では、バイパスダイオードが、多接合太陽電池構造上に設けられ、これは、金属接点と半導体基板との接続部で形成されたショットキーダイオードとなり得る。直列及び／又は並列の太陽電池の列を形成するために、前記太陽電池／バイパスダイオードデバイスが別の太陽電池に相互接続されてもよい。信頼性及び耐久性のある太陽電池アレイを形成するために、これらの列がさらに接続されてもよい。一実施の形態における太陽電池アレイは、宇宙船に取り付けられてもよく、それによって宇宙船に電力が供給される。
【００２２】
図１は、本発明の一実施の形態において、多接合の太陽電池構造１００を形成するために、Ｇｅ基板１０２上に順次成長させた、ひと続きのＩＩＩ−Ｖ族層１０４〜１２８を示す。Ｇｅ基板１０２は、光活性接合をさらに含んでいてもよい。一実施の形態では、これらの層はエピタキシャル成長されたものであり、すなわちこれらの層は材料の単結晶構造を模倣するものであることを意味する。所望の電気的品質及び厚さが層にもたらされ、それによって全体的な所望の電池性能を得るために、成長パラメータ（堆積温度、成長速度、化合物合金組成、及び不純物ドーパント濃度）を選択する。電池の層を成長させるのに使用することができる成長方法には、例えば、時にはＯＭＶＰＥ（有機金属気相エピタキシー）とも呼ばれるＭＯＣＶＤ（金属有機化学気相成長）エピタキシー、ＭＢＥ（分子線エピタキシー）、及びＭＯＭＢＥ（金属有機分子線エピタキシー）が含まれる。
【００２３】
図示した実施の形態では、基板１０２上の少なくとも一部にＧａＡｓバッファ層１０６を成長させる。層１０２と層１０６との界面には光活性接合が形成され、太陽電池構造の下部電池を構成する。ｐ型Ｇｅ基板１０２を使用する図示した実施の形態では、ｎ型層１０６からのＡｓの拡散によって、基板１０２内にｎ／ｐホモ接合が形成されている。ｎ型Ｇｅ基板を使用する別の実施の形態では、光活性接合がｎ＋ＧａＡｓ／ｎ＋Ｇｅヘテロダイオードとなる。
【００２４】
図１に示すように、ＧａＡｓバッファ層１０６上の少なくとも一部には、高濃度ｎ型ドープＧａＡｓ層１０８と高濃度ｐ型ドープＧａＡｓ層１１０とを成長させる。結合された高濃度ｎ型ドープＧａＡｓ層１０８及び高濃度ｐ型ドープＧａＡｓ層１１０は、トンネルダイオードとして機能する。トンネルダイオード層１１０上にはｐ型ＧａＡｓ層１１２を成長させ、ｐ型ＧａＡｓベース層１１２上にはｎ型ＧａＡｓエミッタ層１１４を形成する。ｐ型ＧａＡｓベース層１１２及びｎ型ＧａＡｓエミッタ層１１４は一緒になって、電池中段を形成する。ｎ型ＧａＡｓエミッタ層１１４上には、高濃度ｎ型ドープＡｌＧａＡｓウインドウ層１１６を積層する。このウインドウ層１１６上には、非常に高濃度にドープしたｎ型ＧａＩｎＰ層１１８及びｐ型ＡｌＧａＡｓ層１２０を含むトンネルダイオードを成長させる。このトンネルダイオード上には、ｐ型ドープベース層１２２及び高濃度ｎ型ドープエミッタ層１２４を含む電池上段を形成する。上部電池ベース層及びエミッタ層は、ＧａＩｎＰで形成する。
【００２５】
一実施の形態では、太陽電池用に成長させた最後の２層はそれぞれ、高濃度ｎ型ドープＡｌＩｎＰウインドウ層１２６及び高濃度ｎ型ドープＧａＡｓキャップ層１２８である。ウインドウ層１２６は、表面オーム接点が堆積された面をパッシべートする（キャリア再結合を減少させる）、バンドギャップが広い材料の薄い層である。一実施の形態では、接点はグリッド−フィンガ型であり、それによって低い電気抵抗と高い光透過性とのバランスをとる。しかし、別の接点パターンも同様に使用することができる。これらの接点の形成について、以下に記述する。
【００２６】
図１に示す、電池が３つで接合部が３つの太陽電池構造１００は、使用可能な考えられ得る電池の実施の形態の１つでしかないことが、当業者には理解されよう。別の実施の形態では、１つ又は複数の層の極性が入れ替わった（すなわち、ｎ型ドープ層が代わりにｐ型ドープ層になり、ｐ型ドープ層が代わりにｎ型ドープ層になった）相補的な構造を使用することができる。例えば、図示し、以下に説明する電池及びダイオードの構成は、ｎ／ｐからｐ／ｎに変化されていてもよい。また、ドーピング濃度又は層の厚さも変更可能である。さらに別の実施の形態では、太陽電池構造１００は、４つ以上の光起電力電池、あるいはただ１つか２つの電池を含んでいてもよい。同様に太陽電池構造は、代替として、ただ１つの接合部又は２つ以上の接合部を含んでいてもよい。例えば、一実施の形態では、電池構造１００が４つの接合部を含んでいてもよい。また、本明細書で使用する「〜上に形成された」という表現は、ある層を別の層の上面に直接形成することに限定するものではなく、したがって別の層の「上に形成された」層を有する構造は、これら２層の間に形成された１つ又は複数の追加の層を含むことができることは明らかである。
【００２７】
さらに、太陽電池構造１００は、ＡｌＧａＡｓ又はやＩｎＰを含むがこれらに限定されない別の材料から形成した電池を含んでいてもよい。別の実施の形態では、基板１０２は、様々な異なる材料を使用して形成することができる。例えば太陽電池１００は、図１に示すＧｅ基板１０２ではなく、基板用に、ＧａＡｓ、Ｓｉ、又はＩｎＰを含むがこれらに限定されない別の半導体を使用することができる。あるいは、サファイアなどの絶縁性基板を使用してもよい。一実施の形態では、基板１０２は単結晶である。太陽電池構造１００が、宇宙船や衛星などの宇宙利用を目的とする場合、電池の材料は、適切な宇宙環境に適合した宇宙仕様のものである。例えば太陽電池構造１００は、ＡＭ０放射環境で動作するよう宇宙での使用が認められたものがよい。
【００２８】
バイパスダイオード保護を採り入れた太陽電池構造、及びその関連する製造方法について、以下に述べる。図２〜図９は、Ｇｅ基板の接合部に形成されたショットキーダイオード、及びＧｅ基板上に形成された金属接点を有する太陽電池構造の構成を示す。より詳細には、図７及び図８は、太陽電池構造内を下向きに通って基板上面（すなわち太陽電池を生成する表面）に至る溝部又は凹部内に、ショットキーダイオードを形成した実施の形態を示す。図９は、ショットキーダイオードを基板の裏面に形成した実施の形態を示す。
【００２９】
一実施の形態では、バイパスダイオード保護を有する太陽電池構造は、まず通常のＭＯＣＶＤ法及び／又はＭＢＥ法によって、図１に示す層をエピタキシャル成長させることにより形成する。次いで図２に示すように、これらの層の表面の一部をフォトレジスト層１３０で保護し、電池構造の表面に開口領域が生成されるようパターン形成されたフォトマスク（図示せず）を通して露光を行う。次に図３に示すように、これらの開口領域を通してエッチングを行い、それによって太陽電池構造の層内を通る溝部１３２を形成する。
【００３０】
該エッチングプロセスによって、ゲルマニウム基板１０２内のｎ／ｐホモ接合１０４表面に向かって下方に延びる溝部１３２を形成し、Ｇｅ基板の露出面がヒ素ドープ領域内になるようにする。一実施の形態では、層１０６〜１２８を除去するエッチング剤は、ＨＣｌ、及び、Ｈ2ＳＯ4、Ｈ2Ｏ2、及びＨ2Ｏを（１：８：５）の体積ベースで混合した酸である。また、Ｂｒのパーセンテージが約４８％よりも高いＨＢｒエッチング剤を使用して、エピ成長層をエッチングすることもできる。
【００３１】
図示した実施の形態では、次に、Ｇｅ基板１０２に形成されたｎ／ｐホモ接合１０４の一部を、フォトレジスト層（図示せず）を通して、第２のエッチング剤、様々な比で準備したＨＦ／Ｈ2Ｏ2／Ｈ2Ｏ溶液を使用して、溝部１３２内で除去する。例えば、この比は、体積ベースで（１：１：２）から（１：１：１０）まで変えることができる。エッチング温度は、約２０℃から約３５℃まで変えることができる。図４に示すように、このエッチングステップにより、溝部１３２内にアイランド１５２が残留し、アイランド１５２はＧｅ基板１０２の一部になる。アイランド１５２の表面はｎ型Ｇｅ、すなわちより多くのＡｓがドープされたゲルマニウムである。凹部１５４は、アイランド１５２を取り囲んでおり、Ｇｅ基板のｐ型部分１５６を露出させている。
【００３２】
マスキングを行って上述の領域を形成した後、アセトンを使用してフォトレジスト層を除去し、図４に示す太陽電池構造を残す。アセトン除去プロセスの後に、残されたままの残留フォトレジストを除去するため、マイクロストリップ法を使用することができる。フォトレジスト層を除去した後は、対応するフォトレジストの被覆、ベーキング、露光、現像、金属蒸着、及びリフトオフ処理を含む接点製造プロセスを行うことができる。
【００３３】
構造上に接点を形成するには、溝部１３２内を含む該構造の表面全体をフォトレジスト層（図示せず）で被覆する。次いでフォトレジスト層をベークし、フォトマスクを用いて露光する。該フォトマスクは、接点が堆積されるべき開口領域を、アイランド１５２上のＧｅ基板１０２の表面、露出したｎ型ドープＧａＡｓ層キャップ層１２８の小さい領域、及びｐ型Ｇｅ基板表面１５６に残すものである。露出した領域内、及び残されたフォトレジスト層上には、金属を蒸着する。それによって図５に示すように、表面電池接点１３４がキャップ層１２８上に形成され、接点１３６及び１５８が溝部１３２内のアイランド１５２の表面に形成される。ｐ型Ｇｅ基板の露出面１５６には第４の接点１６０が設けられる。接点１３６は、以下に示すようにショットキーダイオードの形成を容易にするために、チタン材料又は例えばＴｉ／Ｐｄ／Ａｇなどの別のタイプの材料で形成される。接点１３４は、同様にチタン又は別の適切な材料で形成され得る。接点１５８は、金又は別の適切な材料で形成され、接点１６０は、金、チタン、又は別の適切な材料で形成される。
【００３４】
これらの接点の他、上記フォトレジストは、電池へのグリッド線及びバー／パッド接点を設けるための開口スロットをも提供する。次に、リフトオフプロセスを行う。太陽電池構造１００をアセトンに浸漬してフォトレジストを膨潤させ、それによって、接点１３４、１３６、１５８、及び１６０を含む接点を保持するよう指定された領域以外の金属被膜を破壊する。
【００３５】
図６に示すように、例えばＡｇなどの金属材料をＧｅ基板１０２の裏面全体に蒸着させることによって、裏面金属接点１３８を形成する。次いで接点１３４、１３６、１５８、１６０、及び１３８を約４００℃で約５分間熱処理又は焼結する。それによって、層１３４とキャップ層１２８との間、層１３８と基板１０２との間にオーム接点が形成される。また、オーム接点は、接点１５８とｎ型アイランド１５２との間、及び接点１６０とｐ型基板１０２との間にも形成される。接点１６０は、基板の表面に設けられる必要はなく、基板の裏面側のｐ型部分に同様に設けられ得ることが理解されよう。以下に述べるショットキーダイオード１４２は、ＡｓをドープしたＧｅ１５２と接点１３６との間に形成される。さらなる処理ステップ（図示せず）は、表面接点金属１３４をエッチングマスクとして使用し、露出した表面の大部分からＧａＡｓキャップ層１２８をエッチング除去することを含み得る。キャップ層１２８は、金属化領域の下に残留し、低抵抗接点機構の一部を形成する。表面金属領域を保護するためにレジストマスクを使用して、該表面の残りの部分に反射防止層を堆積することもできる。
【００３６】
図７に示すように、太陽電池構造１００は、接点１５８とゲルマニウム基板接点１６０との間に第１の相互接続１６２を形成することによって完成される。接点１５８、相互接続１６２、及び接点１６０は、一片の材料から形成され得ることが理解されよう。一実施の形態では、相互接続は、銀などの材料で形成したジャンパーバーとなり得るが、銀で被覆したインバール（invar）、コバール（covar）、又は別の合金や金属など、別の適切な材料が同様に使用され得る。
【００３７】
金属ダイオード接点１３６とＡｓをドープした半導体基板１５２との界面は、ショットキーダイオード１４２を形成する。一実施の形態では、接点を約４００℃ の温度で約５分間焼結するが、約３５０℃〜約４５０℃の範囲の焼結温度を使用することもできる。別の実施の形態では、接点１３６とＡｓをドープしたアイランド１５２との間に高いオーム抵抗が形成されないように、約４５０℃未満の温度で焼結を行う。一実施の形態では、金属接点を焼結した後に、第２の焼結ステップを使用して、ダイオード特性を損なうことなく接点をより強化することができる。この第２の焼結ステップは、３００℃で約５分間行われる。ショットキーダイオードは、相互接続１４０及び１６２によってその両端が接続されている太陽電池構造の最上部、中間部、及び底部の電池を逆バイアスから保護する。また、ショットキーダイオードは、より少ない数又はより多い数の電池を保護するために形成されていてもよいことが理解されよう。適正な相互接続により、ショットキーダイオードは、ｐ／ｎ太陽電池とｎ／ｐ太陽電池との両方を保護するのに使用され得る。
【００３８】
一実施の形態では、ショットキーダイオードの形成は、例えば約５×１０16ｃｍ-3以上のオーダーの高濃度にＡｓをドープしたゲルマニウム基板を選択することによって、容易になることが理解されよう。このドーピングは、ｎ型Ｇｅインゴットを成長させる間、又はＧａＡｓ成長中にＡｓを拡散させることによって行うことができる（ｎ型Ｇｅとｐ型Ｇｅの両方について）。上述した実施の形態では、Ｇｅ基板１０２にはＧａをドープしてｐ型にし、後のＭＯＣＶＤプロセスによって、高濃度のＡｓをＧｅ基板の層１５２に拡散させる。このＡｓをドープしたＧｅ層１５２は、金属接点として使用されるＴｉ合金１３６と共にショットキーダイオードを生成することができる。ｎ型Ｇｅ基板では、Ａｓをｎ型ドーパントとして使用する場合、さらなるＡｓの拡散なしにＴｉ合金を堆積することによってショットキーダイオードを形成することができる。一実施の形態では、ダイオード接点は、例えばＴｉ／Ｐｄ／Ａｇ合金などのチタン材料で形成される。しかし、Ｔｉ／Ａｕ／Ａｇ及びＴｉ／Ｇｅ／Ｎｉ／Ａｇを含むがこれらに限定されない別の金属又は合金も、Ｇｅショットキーダイオードを形成することができる。
【００３９】
図８は、図７の実施の形態に類似した別の実施の形態に係る太陽電池構造１００を示す。しかし、ジャンパーバーを使用する代わりに、表面電池接点１３４及びダイオード接点１３６は、溝部１３２の壁面を通る相互接続１４０で電気接続されている。ポリイミド材料となり得る絶縁材料１４４は、金属相互接続１４０を溝部１３２の壁面から分離している。Ａｌ2Ｏ3、ＴｉＯｘ、及び別の無機材料など、別の材料も絶縁体として機能し得る。接点１５８とｐ型Ｇｅ接点１６０との間の接続１６２には、相互接続１６２をアイランド１５２の壁面から分離するために、第２の絶縁材料１４６が使用されている。
【００４０】
図９は、別の実施の形態に係るバイパスダイオード保護を有する太陽電池構造を示す。この実施の形態では、ショットキーダイオード１４２をＧｅ基板１２０の裏面に配設する。この構造を形成するには、まず、図１に示す複数の層を堆積する。一実施の形態では、Ｇｅ基板の裏面にＡｓをドープする。ドーピングは、ＭＯＣＶＤチャンバ内に残留するＧａＡｓからインゴットを成長する間、又はＧｅウェハーを上下逆にすることによる特定のＡｓ拡散によって起こる。このようにすると、基板の底面にはＡｓドープ領域１６４が形成される。次いで表面接点１３４を上述のように形成する。凹部１４８を形成するために、Ｇｅ基板１０２の裏面の所定領域をマスク保護するように、裏面接点１３８を形成する。
【００４１】
凹部１４８内にダイオード接点１３６を形成するために、フォトレジスト層で裏面全体を覆い、ベークし、フォトマスクを用いて露光する。該フォトマスクは、接点が堆積されるべき開口領域を、開口領域を基板の裏面に残すものである。一実施の形態では、チタン材料やＴｉ／Ｐｄ／Ａｇ合金となり得る金属ダイオード接点を、露出面内及び残されたフォトレジスト上に蒸着する。リフトオフプロセスを使用してフォトレジストを除去する。これは太陽電池構造をアセトンに浸漬し、フォトレジストを膨潤させ、それによって、ダイオード接点１３６を保持するよう指定された領域以外の金属被膜を破壊することによって行う。
【００４２】
Ａｓドープ領域１６４での金属ダイオード接点１３６とＧｅ基板１０２との界面によって、凹部１４８内にショットキーダイオードが形成される。一実施の形態では、裏面金属接点１３８はＡｕ／Ｇｅ／Ｎｉ／Ａｇであり、これではＧｅ基板でショットキーダイオードが形成されない。ショットキーダイオード１４２は、Ａｇ又は別の適切な材料で形成したＣ形クランプ１５０を使用して、表面接点に電気接続される。このようにＣ形クランプによって、光起電力電池の全ての両端にダイオードが電気接続される。
【００４３】
Ｇｅ基板１０２の裏面に第２の接点１６２を設けて、ｎ型Ｇｅ基板を周囲のｐ型Ｇｅ基板に接続する。したがって、裏面のｐ型部分には接点１６４が形成され、相互接続１７０を使用して、接点１６６と１６８とが接するようにする。上述のように、ゲルマニウム基板のＡｓドープ領域上にある第２の接点と、接点１６８は、基板のｐ型部分とオーム接点を形成するように、チタン、金、又は別の適切な材料で形成され得る。
【００４４】
太陽電池構造を、上述したショットキーダイオードに接続するために、様々な別の相互接続方法を採用することができる。最終的にどれを選択するかは、これら代替の手法を使用することによって生じるさらなる複雑さと、電池の歩留まり及びコストに及ぼす影響とに応じて決定される。
【００４５】
上述した方法の少なくともいくつかを使用して、カスケード式電池を備えたショットキーダイオードが組み込まれた太陽電池において、２５％を十分に超える効率、さらには２７．０％を超える効率をも実現している。これらの効率は、ショットキーダイオードを欠く従来のカスケード電池に匹敵する。一実施の形態では、Ｇｅ基板で形成したショットキーダイオードは、順電流が４００ｍＡ流れる場合、その順バイアス電圧降下が約０．３Ｖ〜約０．６Ｖである。したがって、１９９９年５月１９日に出願された同時係属の米国特許出願番号０９／３１４，５９７に記載されているように、一体形成されたＧａＡｓバイパスダイオードの順電圧（１Ｉｓｃで１．６Ｖ、及び６Ｉｓｃで２．１Ｖ）と比較すると、Ｇｅダイオードは動作中に発生する熱が少ない。−２．５Ｖでテストしたショットキーダイオードのリーク電流は、約−０．２〜−１．１ｍＡである。これは、−０．６ｍＡという標準要求仕様の範囲内に十分含まれる。
【００４６】
図１０は、直列に相互接続された、本発明の一実施の形態に係るバイパスダイオード保護を有する太陽電池構造を有するデバイス１０００を示す。一実施の形態では、太陽電池構造１００２〜１００６は、図７に示すような多接合太陽電池構造である。太陽電池構造１００２〜１００６は、バイパスダイオード１０１０〜１０１４をさらに含んでおり、バイパスダイオード１０１０〜１０１４は、逆バイアス保護用に太陽電池構造１００２〜１００６上に形成されている。デバイス１０００は、個々の太陽電池同士を結合する機構として、電池相互接続１０２０〜１０２４をさらに含んでいる。一実施の形態では、バイパスダイオード１０１０〜１０１４はショットキーダイオードであり、該ショットキーダイオードの一方の端子は太陽電池の基板に接続されており、該ショットキーダイオードの他方の端子は相互接続線１０３０を介して表面電池に接続されている。太陽電池間又は太陽電池構造間での別の配置が可能であることは、当業者に明らかである。
【００４７】
太陽電池構造１００２〜１００６に光が当てられた場合、一実施の形態では、照射されている各電池に順バイアスが印加されるようになり、電力及び／又は電流が生成される。上述のように、太陽電池構造が順バイアスモードにある場合、例えばショットキーダイオードなどのバイパスダイオードには逆バイアスが印加される。動作中、太陽電池構造１００２は電流を生成し、その電流を、電池相互接続１０２０を介して太陽電池構造１００２から太陽電池構造１００４に流す。同様に、太陽電池構造１００４は、電池接続１０２２を介して電流を太陽電池構造１００６に流す。太陽電池構造の別の配置構成も本発明の構成内で可能であることは、当業者に理解されよう。
【００４８】
図１１は、太陽電池構造１１００が陰で覆われているときに逆バイアス保護を行う、バイパスダイオードを有する太陽電池構造１１００を示す。太陽電池構造１１００は、電流を受けるために第１の電池接続１１１０に接続されており、また電流を送出するために第２の電池接続１１１２に接続されている。太陽電池構造１１００は、逆バイアス保護用のバイパスダイオード１１０４をさらに含んでいる。一実施の形態では、バイパスダイオード１１０４はショットキーダイオードである。
【００４９】
動作中、太陽電池構造１１０２が陰で覆われて光に曝されていない場合、一実施の形態では、陰で覆われた太陽電池構造１１０２には逆バイアスが印加されるようになり、ショットキーダイオードなどのバイパスダイオードには順バイアスが印加されるようになる。図１１に示すように、バイパスダイオードは、電池接続１１１０から受けた電流を、電池接続１１１２を介して図１１に示されていない次の段階に通す。言い換えれば、太陽電池構造１１０２が陰で覆われた場合、その陰で覆われた構造１１０２を通る電流は制限され、陰で覆われた構造には逆バイアスが印加されるようになる。代わりに、陰で覆われた構造の両端に接続されたバイパスダイオードには、順バイアスが印加されるようになる。電流のほとんどは、陰で覆われた構造１１０２内ではなくバイパスダイオード１１０４内を流れ、それによって電流は、陰で覆われた構造１１０２内を流れ続けることになる。さらにバイパスダイオード１１０４は、陰で覆われた構造１１０２の両端の逆バイアス電圧を制限し、それによって、陰で覆われた構造１１０２が保護される。この概念が様々な関連する太陽電池構造の配置に適用され得ることは、当業者には明らかである。
【００５０】
前述の明細書では、本発明を、その特定の例示的な実施の形態を参照しながら記載した。しかし、本発明のより広い範囲から逸脱することなく、様々な修正及び変更がなされ得ることは明らかであろう。したがって明細書及び図面は、限定的な意味ではなく例示と見なされるべきである。
METHOD AND APPARATUS OF SOLAR CELL HAVING A BYPASS DIODE FOR REVERSE BIAS PROTECTION AND METHOD OF FABRICATION
PRIORITY Pursuant to 35 U. S. C. 119 (e) and 37 C. F. R. 1.78, the present application claims priority to the provisional application entitled"Solar Cell Having A Schottky Diode For Reverse Bias Protection"Application Number 60/308,503, filed on July 27,2001, the inventor of which is Chaw-Long Chu.
BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to semiconductor devices. More specifically, the present invention relates to methods and apparatuses of solar cells.
Description in the Related Art Photovoltaic cells, commonly called solar cells, are well-known devices which convert solar energy into electrical energy. Solar cells have long been used to generate electrical power in both terrestrial and space applications. Solar cells offer several advantages over more conventional power sources. For example, solar cells offer a clean method for generating electricity. Furthermore, solar cells do not have to be replenished with fossil fuels. Instead, solar cells are powered by the virtually limitless energy of the sun. The solar cell is a particularly attractive device for generating energy in space, where low-cost conventional power sources are unavailable.
Solar cells are typically assembled into arrays of solar cells connected together in series, or in parallel, or in a series-parallel combination. The desired output voltage and current, at least in part, determine the number of cells in an array, as well as the array topology.
When all cells in an array are illuminated, each cell will be forward biased.
However, if one or more of the cells is shadowed (i.e., not illuminated), by a satellite antenna or the like, the shadowed cell or cells may become reversed biased because of the voltage generated by the unshadowed cells. Reverse biasing of a cell can cause permanent degradation in cell performance or even complete cell failure. To guard against such damage, it is customary to provide protective bypass diodes. One bypass diode may be connected across several cells, or for enhanced reliability, each cell may have its own bypass diode. Multijunction solar cells are particularly susceptible to damage when subjected to reverse bias condition. Thus, multijunction cells in particular benefit from having the bypass diode protection.
Conventionally, a bypass diode is connected in an anti-parallel configuration, with the anode and the cathode of the bypass diode respectively connected to the cathode and the anode of the solar cell, so that the bypass diode will be reversed biased when the cells are illuminated. When a cell is shadowed, current through the shadowed cell becomes limited and the shadowed cell becomes reverse biased. The bypass diode connected across the shadowed cell in turn becomes forward biased. Most of the current will flow through the bypass diode rather than through the shadowed cell, thereby allowing current to continue flowing through the array. In addition, the bypass diode limits the reverse bias voltage across the shadowed cell, thereby protecting the shadowed cell.
Several different conventional methods have been used to provide solar cells with bypass diode protection. Each conventional method has its drawbacks. For example, in an attempt to provide increased bypass protection, one method involves locating a bypass diode between adjacent cells, with the anode of the bypass diode connected to one cell and the cathode of the diode connected to an adjoining cell. However, this technique typically requires that the cells be assembled into an array before the bypass diode protection can be added. This assembly method is difficult and inefficient. Furthermore, this technique requires the bypass diodes to be added by the array assembler, rather than the cell manufacturer. In addition, this technique requires the cells to be spaced far enough apart so as to accommodate the bypass diode. This spacing results in the array having a lower packing factor, and thus, the array is less efficient on the area basis.
Another conventional technique providing a bypass diode for each cell requires that a recess be formed on the back of the cell in which a bypass diode is placed. Each cell is provided with a first polarity contact on a front surface of the cell and a second polarity contact is provided on a back surface of each cell. An "S" shaped interconnect must then be welded from a back surface contact of a first cell to a front surface contact of an adjoining cell. Thus, this technique disadvantageously requires the cells to be spaced far enough apart to accommodate the interconnect which must pass between the adjoining cells. Additional disadvantages of this method include the possibility of microcracks generated during formation of the recess. In addition, this technique requires a thick bondline of adhesive, thereby adding stress-risers, increasing stresses generated during temperature cycling. Furthermore, the conventional technique requires the connection of the interconnect to the adjoining cell to be performed by the array assembler as opposed to the cell manufacturer.
Thus, what is needed is a more efficient mechanism for providing reverse bias protection to a solar cell.
SUMMARY OF THE INVENTION A method and an apparatus of solar cells having diodes for reverse bias protection.
In one embodiment, a Schottky diode is formed at the interface between a metallic diode contact and a semiconductor substrate on which the solar cell is grown. In this embodiment, the solar cell circuit comprises a substrate having a front surface and a back surface, the substrate selected to have at least a portion thereof forming part of a Schottky diode. A multijunction solar cell structure includes at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing.
The Schottky diode is formed at least in part from the substrate and a diode contact formed over the substrate.
In another aspect of the present invention, a solar cell structure having protection against reverse biasing comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least one photovoltaic cell, and a back contact is applied over the back surface of the substrate. A trough extends through the at least one photovoltaic cell to expose at least a portion of the front surface of the substrate. A diode is formed over the exposed portion of the front surface of the substrate in the trough. The diode contact and the substrate together form a Schottky diode in the trough, which is electrically connected across the at least one photovoltaic cell.
Additional features and benefits of the present invention will become apparent from the detailed description, figures and claims set forth below.
BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be understood more fully from the detailed description given below and from the accompanying drawings of various embodiments of the invention, which, however, should not be taken to limit the invention to the specific embodiments, but are for explanation and understanding only.
Figure 1 illustrates the layers of a multijunction solar cell structure formed over a substrate in accordance with one embodiment of the present invention; Figure 2 illustrate a first processing step for forming a solar cell with protection against reverse biasing, showing a photoresist layer formed over the multijunction solar cell structure of Figure 1; Figure 3 illustrates a second processing step for forming a solar cell with protection against reverse biasing, showing a trough formed through the multijunction solar cell structure of Figure 2 extending to the front surface of the substrate; Figure 4 illustrates a third processing step for forming a solar cell with protection against reverse biasing, showing the photoresist layer of Figure 3 removed and a n-type doped island isolated within the trough; Figure 5 illustrates a fourth processing step for forming a solar cell with protection against reverse biasing, showing contacts formed on the structure; Figure 6 illustrates a fifth processing step for forming a solar cell with protection against reverse biasing, showing a back cell contact formed on the back surface of the substrate; Figure 7 illustrates a sixth processing step for forming a solar cell with protection against reverse biasing, showing a jumper bar connecting a front cell contact and a diode contact, and a second interconnect connecting the island with a p-type portion of the substrate; Figure 8 illustrates an alternative embodiment of a solar cell with protection against reverse biasing, showing the metallic interconnects formed over insulator layers; Figure 9 illustrates an alternative embodiment of a solar cell with protection against reverse biasing, showing a Schottky diode formed in a recess on the back surface of the solar cell structure; Figure 10 illustrates a series of interconnected solar cell structures having Schottky diode protection when solar cells are exposed to light; and Figure 11 illustrates a series of interconnected solar cell structures having Schottky diode protection when the cells are shadowed.
DETAILED DESCRIPTION A method and an apparatus of solar cells having diodes for reverse bias protection.
For purposes of explanation, various specific details are set forth to provide a thorough understanding of the present invention. It will be apparent, however, to one skilled in the art that these specific details may not be required to practice the present invention. In other instances, well-known devices are shown in block diagram form to avoid obscuring the present invention.
It should be understood that the present invention may contain circuits that can be manufacturable using well-known CMOS ("complementary metal-oxide semiconductor) technology, or other semiconductor manufacturing processes. In addition, the present invention may be implemented with other manufacturing processes for making digital devices.
In one embodiment, a multijunction solar cell circuit uses Schottky diodes as bypass diodes for providing reverse bias protection. A Schottky diode is formed at the interface between a metallic diode contact and a semiconductor substrate on which the solar cell is grown. In another embodiment, the solar cell is a multijunction cell formed from at least group III, IV, or V materials. The solar cell includes a Ge substrate, which may further include a photoactive junction. In this embodiment, a Schottky diode is provided in a trough or recess extending through the solar cell layers to a doped region on the front surface of the substrate. The Schottky diode is electrically connected across some or all of the cells of the solar cell structure with a jumper bar or other suitable interconnect. In yet another embodiment, the Schottky diode is provided on a back surface of the substrate, with a C-clamp interconnecting at least one solar cell contact to the diode contact.
In another embodiment, a solar cell structure comprises a substrate having a front surface and a back surface, the substrate selected to have a least a portion thereof forming part of a Schottky diode. A multijunction solar cell structure includes at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing. The Schottky diode is formed at least in part from the substrate and a diode contact formed over the substrate.
In yet another embodiment, a solar cell structure having protection against reverse biasing comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least one photovoltaic cell, and a back contact is applied over the back surface of the substrate. A trough extends through the at least one photovoltaic cell to expose at least a portion of the front surface of the substrate. A diode is formed over the exposed portion of the front surface of the substrate in the trough. The diode contact and the substrate together form a Schottky diode in the trough, which is electrically connected across the at least one photovoltaic cell.
In another embodiment, the solar cell structure comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least on photovoltaic cell, and a back contact is applied over the back surface of the substrate. A recess extends through the back contact to expose the back surface of the substrate. A diode contact is applied over the back surface of the substrate in the recess. The diode contact and the back surface of the substrate together form a Schottky diode in the recess which is electrically connected across the at lest one photovoltaic cell. In one embodiment, this electrical connection is formed with a C-clamp that connects the diode contact to the front contact.
In another aspect of the present invention, a method of manufacturing a protected multijunction solar cell circuit is provided. A substrate is selected having a front surface and a back surface, the substrate having at least a portion thereof capable of forming a Schottky diode. A multijunction solar cell structure is formed over at least a portion of the front surface of the substrate. The multijunction solar cell structure includes at least a first photovoltaic cell having a first photovoltaic junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A diode contact is formed over the substrate to form a Schottky diode at the interface between the diode contact and the substrate. The Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing.
As discussed above, the solar cell may be a single junction or multijunction solar cell. In one embodiment, a bypass diode is provided on a multijunction solar cell structure, which may be a Schottky diode formed at the connection of a metallic contact and a semiconductor substrate. The solar cell/bypass diode device may be interconnected with other solar cells to form series and/or parallel strings of solar cells. The strings may be further connected to form a reliable and robust solar cell array. The solar cell array in one embodiment may be mounted to a space vehicle, thereby providing power to the space vehicle.
Figure 1 shows a sequence of III-V layers 104-128 which are grown sequentially on a Ge substrate 102 in one embodiment of the present invention to form a multijunction solar cell structure 100. The Ge substrate 102 may further include a photoactive junction.
In one embodiment, the layers are epitaxially grown, meaning that they replicate the single crystalline structure of material. The growth parameters (deposition temperature, growth rate, compound alloy composition, and impurity dopant concentrations) are selected to provide layers with the desired electrical qualities and thickness, to thereby obtain the desired overall cell performance. The epitaxial techniques which may be used to grow the cell layers include, by way o example, MOCVD (metal-organic chemical vapor deposition) epitaxy, sometimes called OMVPE (organic-metal vapor phase epitaxy), MBE (molecular beam epitaxy), and MOMBE (metal-organic molecular beam epitaxy).
In the illustrated embodiment, a GaAs buffer layer 106 is grown over at least a portion of the substrate 102. At the interface between layer 102 and layer 106 a photoactive junction is formed, constituting the lower cell of the solar cell structure. In the embodiment shown, when a p-type Ge substrate 102 is used, the diffusion of As form the n-type layer 106 forms an n/p homojunction 104 in the substrate 102. In another embodiment, when a n-type Ge substrate is used, the photoactive junction is an n+GaAs/n+Ge heterodiode.
As illustrated in Figure 1, a highly n doped GaAs layer 108 and a highly p doped GaAs layer 110 are grown over at least a portion of the GaAs buffer layer 106. The combined layers 108 and 110 function as a tunnel diode. A p-type GaAs layer 112 is grown on the tunnel diode layer 110, and an n-type GaAs emitter layer 114 is formed over the base layer 112. The base layer 112 and the n type emitter layer 114 together form a middle cell stage. A highly n doped A1 GaAs window layer 116 overlays the emitter layer 114. A tunnel diode, including very highly doped n-type GaInP and p-type AlGaAs layers 118,120, is grown over the window layer 116. An upper cell stage, including a p doped base layer 122 is a highly n doped emitter layer 124, is formed over the tunnel diode. The upper cell base layer and emitter layer are formed of GaInP.
In one embodiment, the last two layers grown for the solar cell are respectively a highly n doped AlInP window layer 126 and a highly n-doped GaAs cap layer 128. The window layer 126 is a thin layer of wide band gap material that passivates (reduces carrier recombination) the surface onto which the front surface ohmic contacts are deposited. In one embodiment, the contacts are in grid-tinger form, to balance low electrical resistance and high optical transparency. However, other contact patterns may be used as well.
Formation of these contacts is described below.
It will be understood by one of ordinary skill in the art, that the three cells, three- junction, solar cell structure 100, illustrated in Figure 1, is only one of may possible cell embodiments which can be used. In another embodiment, a complementary structure, with the polarities of one or more layers switched (i.e., n doped layers are, instead, p doped, and p doped layers are, instead, n doped) may be used. For example, the cell and diode configurations illustrated in the figures and discussed below, can be changed from n/p to p/n. Also, the doping concentrations or layer thicknesses may be varied.
Furthermore, in other embodiments, the solar cell structure 100 may include four or more photovoltaic cells, or only one or two cells. Similarly, the solar cell structure may alternatively include only one junction or two or more junctions. By way of example, in one embodiment, the cell structure 100 may include four junctions. It will also be appreciated that the term"formed over"as used herein does not limit a layer to being formed directly on top of another layer, and thus, a structure having a layer"formed over" another layer can include one or more additional layers formed between the two layers.
Furthermore, the solar cell structure 100 may include cells made from other materials, including but not limited to AlGaAs or InP. In other embodiments, the substrate 102 may be formed using a variety of different materials. For example, the solar cell 100 may use other semiconductors, including but not limited to GaAs, Si, or InP for the substrate, rather than the Ge substrate 102 illustrated in Figure 1. Alternatively, insulating substrates, such as sapphire, may be used. In one embodiment, the substrate 102 is a single crystal. If the solar cell structure 100 is intended for space use, such as on a space vehicle or satellite, then the cell materials are space-qualified for the appropriate space environment. For example, the solar cell structure 100 may be space qualified to operate in an AMO radiation environment.
Solar cell structures incorporating bypass diode protection, and their associated methods of fabrication, will now be described. Figure 2-9 illustrate the formation of solar cell structures having a Schottky diode formed at the junction of the Ge substrate and a metallic contact formed on the Ge substrate. More particularly, Figures 7 and 8 describe embodiments in which the Schottky diode is formed in a trough or recess extending through the solar cell structure down to the upper surface of the substrate (i.e., the surface on which the solar cell is grown). Figure 9 describes an embodiment in which the Schottky diode is formed on the back surface of the substrate.
In one embodiment, the solar cell structure having bypass diode protection is formed by first epitaxially growing the layers shown in Figure 1 by conventional MOCVD and/or MBE technologies. As shown in Figure 2, portions of the front surface of the layers are then protected with a photoresist layer 130, which is exposed through a photomask (not shown) patterned to create open areas in the front surface of the structure.
As shown in Figure 3, etching occurs through these open areas to form a trough 132 through the layers of the solar cell structure.
The etching process creates a trough 132 that extends down to the front surface of the n/p homojunction 104 in the germanium substrate 102, such that the exposed surface of the Ge substrate is in an arsenic doped region. In one embodiment, a etchant to remove layers 106-128 is HC1 and a mixed acid comprising H2SO4, H202, and H20 at a volume basis of (1 : 8: 5). Also, an HBr etchant with a Br percentage greater than about 48% can be used to etch the epi-grown layers.
In the illustrated embodiment, portions of the n/p homojunction 104 formed in the Ge substrate 102 are next removed within the trough 132 with a photoresist layer (not shown) and by using a second etchant, a solution of HF/H202/H2O prepared at various ratios. For example, the ratio can vary from (1: 1: 2) to (1: 1: 10) on a volume basis. The etching temperature can vary from about 20°C to about 35°C. As shown in Figure 4, this etching step leaves an island 152 in the trough 132, the island 152 being part of the Ge substrate 102. The front surface of the island 152 is n-type Ge, more As-doped germanium. A recess 154 surrounds the island 152, exposing portion a p-type 156 of the Ge substrate.
After masking to form the regions described above, the photoresist layers are removed using acetone to leave the structure solar cell structure shown in Figure 4.
Microstripping techniques may be used to remove any residual photoresist left remaining after the acetone removal process. One the photoresist layer is removed, the contact fabrication process, including corresponding photoresist coating, baking, exposing, developing, metal evaporation, and lift off operations, can take place.
To form contacts on the structure, photoresist layers (not shown) are coated over the whole front surface of the structure, including in the trough 132. The photoresist layers are then baked and exposed with a photomask which leaves opened areas where contacts are to be deposited to the front surface of the Ge substrate 102 on the island 152, to a small region of the exposed n-doped GaAs layer cap layer 128, and to the p-type Ge substrate surface 156. Metals are evaporated into the exposed areas and over the remaining photoresist layer. As shown in Figure 5, a front cell contact 134 is thereby formed on the cap layer 128, and contacts 136 and 158 are formed on the front surface of the island 152 in the trough 132. A fourth contact 160 is provided on the exposed surface 156 of the p-type Ge substrate. The contact 136 is made of a titanium material or other types of materials such as, for example Ti/Pd/Ag, to facilitate the formation of a Schottky diode as described below. The contact 134 may similarly be made of titanium or other suitable material. The contact 158 is made of gold or other suitable material, and the contact 160 is made of gold, titanium or other suitable material.
In addition to these contacts, the photoresist also provides open slots to provide gridlines and bars/pad contacts to the cell. Next, a lift-off process is performed. The solar cell structure 100 is immersed in acetone, causing the photoresist to swell, and thereby breaks the metal film everywhere except on the regions designated to retain contacts, including contacts 134,136, 158 and 160.
As shown in Figure 6, a back metal contact 138 is formed by evaporating a metallic material such as, for example Ag, over the back surface of the Ge substrate 102.
The contacts 134,136, 158,160 and 138 are then heat-treated or sintered at about 400°C for about 5 minutes. Ohmic contacts are thereby formed between layer 134 and cap layer 128, and layer 138 and substrate 102. Ohmic contacts are also formed between the contact 158 and the n-type island 152, and the contact 160 and the p-type substrate 102. It will be appreciated that the contact 160 need not be provided on the front surface of the substrate, and therefore, could be provided at a p-type portion of the substrate on the back as well. A Schottky diode 142, described below, is formed between the As-doped Ge 152 and contact 136. A further processing step (not shown) may also include using the front contact metal 134 as an etch-mask, and etching the GaAs cap layer 128 off a major part of the exposed front surface. The cap layer 128 remains under the metallized areas, forming part of a low resistance contact mechanism. Using a resist mask to protect the front metallic area, on the rest of the surface an anti-reflecting layer may be deposited.
As shown in Figure 7, the solar cell structure 100 is completed by forming a first interconnect 162 between the contact 158 and the germanium substrate contact 160. It will be appreciated that the contact 158, the interconnect 162 and the contact 160 could be made from on piece of material. In one embodiment, the interconnects may be jumper bars made of a material such as silver, although other suitable materials, such as silver coated invar, covar or other alloys and metals may be used as well.
The interface of the metallic diode contact 136 and the As-doped semiconductor substrate 152 forms a Schottky diode 142. In one embodiment, the contacts are sintered at a temperature of about 400°C for about 5 minutes, although sintering temperatures in the range of about 350°C to 450°C can also be used. In another embodiment, sintering takes place at a temperature less than about 450°C in order to avoid formation of a high ohmic resistance contact between the contact 136 and the As-doped island 152. In one embodiment, after the metallic contacts are sintered, a second sintering step can be used to make the contacts stronger without damaging the diode characteristics. This second sintering takes place at 300°C for about 5 minutes. The Schottky diode provides protection against reverse biasing for the top, middle and bottom cells of the solar cell structure across which it is connected by the interconnects 140 and 162. It will be appreciated that the Schottky diode can also be formed to protect a fewer or greater number of cells. By proper interconnection, the Schottky diode can be used to protect both p/n and n/p solar cells.
It will be appreciated that, for one embodiment, the formation of the Schottky diode is facilitated by the selection of a highly As doped germanium substrate such as, for example, on the order of about 5 x 1016 cm~3 or higher. This doping can occur during n- type Ge ingot growth or by As diffusion during GaAs growth (for both n-type Ge and p- Type Ge). In the embodiment described above, the Ge substrate 102 is doped with Ga to make it p-type, and the following MOCVD process will diffuse high concentration As into the Ge substrate at layer 152. This layer of As-doped Ge 152 can generate a Schottky diode with the Ti alloy 136 used as a metal contact. For an n-type Ge substrate, if As is used as the n-type dopant, a Schottky diode can be formed by Ti alloy deposition without additional As diffusion. In one embodiment, the diode contacts are formed of a titanium material such as, for example, a Ti/Pd/Ag alloy. However, other metals or alloys, including but not limited to Ti/Au/Ag and Ti/Ge/Ni/Ag, can also form a Ge-Schottky diode.
Figure 8 illustrates another embodiment of a solar cell structure 100 similar to the embodiment of Figure 7. However, instead of using a jumper bar, the front cell contact 134 and the diode contact 136 are electrically connected with an interconnect 140 running along the walls of the trough 132. An insulating material 144, which may be a polyimide material, separates the metallic interconnect from the walls of the trough. Other materials, such A1203, TiOx, and other inorganic materials can also function as the insulator. For the connection 162 between the contact 158 and the p-type Ge contact 160, a second insulating material 146 can be used to separate the interconnect 162 from the walls of the island 152.
Figure 9 illustrates another embodiment of a solar cell structure having bypass diode protection. In this embodiment, a Schottky diode 142 is positioned on the back surface of the Ge substrate 102. To form this structure, the layers as shown in Figure 1 are first deposited. In one embodiment, the Ge substrate is doped with As at the back surface, with doping occurring during ingot growth from residual GaAs inside the MOCVD chamber, or by a specific As diffusion step by turning the Ge wafer upside down. This forms as As-doped region 164 at the bottom surface of the substrate. Then, the front contact 134 is formed as described above. The back contact 138 is formed, with a mask protecting an area of the back surface of the Ge substrate 102 in order to form a recess 148.
To form the diode contact 136 in the recess 148, a photoresist layer is coated over the entire back surface, and is baked an exposed with a photomask to leave opened areas where the contact is to be deposited to the back surface of the substrate. In one embodiment, the metallic diode contact, which may be a titanium material or a Ti/Pd/Ag alloy, is evaporated into the exposed area and over the remaining photoresist layer. A lift- off process is used to remove the photoresist, by immersing the solar cell structure in acetone, causing the photoresist to swell, and thereby breaks the metal film everywhere except on the regions designated to retain the diode contact 136.
The interface of the metallic diode contact 136 and the Ge substrate 102 at As- doped region 164 forms a Schottky diode in the recess 148. In one embodiment, the back side metal contact 138 is Au/Ge/Ni/Ag, which will not form a Schottky diode with the Ge substrate. The Schottky diode 142 is electrically connected with the front contact using a C-clamp 150, which is made of Ag or other suitable material. Thus, the C-clamp electrically connects the diode across all of the photovoltaic cells.
A second contact 162 is provided on the back surface of the Ge substrate 102 to connect the n-type Ge substrate with the surrounding p-type Ge substrate. Thus, a contact 164 is formed on a p-type portion of the back surface, and an interconnect 170 is used to adjoin the contacts 166 and 168. As described above, the second contact on the As-doped portion of the germanium substrate, and the contact 168 may be made of titanium, gold or other suitable materials to form an ohmic contact with the p-type portion of the substrate.
A variety of other interconnect techniques may be used to connect the solar cell structure to the Schottky diodes discussed above. The final choice may depend on the additional complexity and the effect on cell yields and costs which results from the use of these alternative approaches.
Using at least some of the techniques described above, a solar cell incorporating a Schottky diode with cascaded cells has achieved efficiencies of well over 25%, and even over 27.0%. These efficiencies are comparable to conventional cascade cells lacking the Schottky diode. In one embodiment, a Schottky diode made with a Ge substrate has a forward bias voltage drop of approximately 0.3 to 0.6 volts when conducting 400 mA of forward current. Thus, compared to the forward voltage of an integrally formed GaAs bypass diode (1.6 V at 1 Isc and 2.1 V at 6 Isc), such as described in copending U. S.
Patent Application Serial No. 09/314,597, filed May 19,1999, the Ge diode generates less heat during operation. The leakage current of the Schottky diode, tested at-2. 5V, is about - 0. 2 to-1.1 mA. This falls well within a standard required specification of-0.6 mA.
Figure 10 illustrates a device 1000 with a series of interconnected solar cell structures having bypass diodes protection in accordance to one embodiment of the present invention. In one embodiment, the solar cell structures 1002-1006 are multijunction solar cell structures as shown in Figure 7. The solar cell structures 1002- 1006 further contain bypass diodes 1010-1014 and the bypass diodes 1010-1014 are deposited on the solar cell structures 1002-1006 for providing reverse bias protection.
The device 1000 further includes cell interconnections 1020-1024 as coupling mechanism between individual solar cells. In one embodiment, the bypass diodes 1010-1014 are Schottky diodes wherein one terminal of the Schottky diode is connected to the substrate of the solar cell while the other terminal of the Schottky diode is connected to the front cell contacts via interconnecting wires 1030. It should be apparent to one skill in the art that other arrangements between the solar cells or solar cell structures are possible.
When the solar cell structures 1002-1006 are exposed to light, each illuminated cell, in one embodiment, becomes forward biased and generates power and/or electrical current. As discussed earlier, when the solar cell structure is in forward bias mode, the bypass diode, such as for example a Schottky diode, comes reverse biased. In operation, the solar cell structure 1002 generates electrical current and passes the current from the solar cell structure 1002 to the solar cell structure 1004 through the cell interconnection 1020. Similarly, the solar cell structure 1004 transports the electrical current to the solar cell structure 1006 via the cell connection 1022. It should be apparent to one skilled in the art that other arrangements of the solar cell structures are possible within the framework of the present invention.
Figure 11 illustrates a solar cell structure 1100 having bypass diode for reverse bias protection when the solar cell structure 1100 is under the shadow. The solar cell structure 1100 is connected with a first cell connection 1110 for receiving electrical current and a second cell connection 1112 for sending the electrical current. The solar cell structure 1100 further includes a bypass diode 1104 for providing reverse bias protection. In one embodiment, the bypass diode 1104 is a Schottky diode.
In operation, when the solar cell structure 1102 is shadowed or not exposed to the light, the shadowed solar cell structure 1102, in one embodiment, comes the reverse biased while the bypass diode, such as a Schottky diode, comes forward biased. As illustrated in Figure 11, the bypass diode passes electrical current received from the cell connection 1110 to the stage, which is not shown in Figure 11, via the cell connection 1112. In other words, when the solar cell structure 1102 is shadowed, current through the shadowed structure 1102 becomes limited and the shadowed structure becomes reverse biased. The bypass diode connected across the shadowed structure in turn becomes forward biased. Most of the current will flow through the bypass diode 1104 rather than through the shadowed structure 1102, thereby allowing current to continue flowing through the shadowed structure 1102. In addition, the bypass diode 1104 limits the reverse bias voltage across the shadowed structure 1102, thereby protecting the shadowed structure 1102. It should be apparent to one skilled in the art that this concept can be applied to various related solar cell structure arrangements.
In the foregoing specification the invention has been described with reference to specific exemplary embodiments thereof. It will, however, be evident that various modifications and changes may be made thereto without departing from the broader scope of the invention. The specification and drawings are, accordingly, to be regarded in an illustrative rather than restrictive sense.
「特表2005-512306およびWO2003012880より引用」
【技術分野】
【０００１】
本願は、米国特許法第１１９条第（ｅ）項及び米国特許法施行規則第１．７８条により、発明者がチョー ロン チュー（Ｃｈａｗ−ＬｏｎｇＣｈｕ）である２００１年７月２７日に出願された、出願番号６０／３０８，５０３の、「逆バイアス保護用ショットキーダイオードを有する太陽電池装置（Ｓｃｏｌａｒ Ｃｅｌｌ Ｈａｖｉｎｇ Ａ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆｏｒ Ｒｅｖｅｒｓｅ ＢｉａｓＰｒｏｔｅｃｔｉｏｎ）」と題された仮出願を基に優先権を主張するものである。
【０００２】
本発明は半導体デバイスに関する。より詳細には、本発明は太陽電池装置及びその製造方法に関する。
【背景技術】
【０００３】
一般に太陽電池と呼ばれる光起電力電池は、太陽エネルギーを電気エネルギーに変換する周知のデバイスである。太陽電池は電力を生成するために、地上及び宇宙両方での用途で長く使用されてきた。太陽電池は、従来型の電源に優るいくつかの利点をもたらす。例えば太陽電池は、電気を発生させるためのクリーンな方法を提供する。さらに太陽電池には、化石燃料を補充する必要がない。代わりに太陽電池には、事実上無限の太陽エネルギーによって電力が供給される。太陽電池は、低コストの従来型の電源を利用することができない宇宙空間で、エネルギーを発生させるのに特に魅力のあるデバイスである。
【０００４】
太陽電池は一般に、複数の太陽電池を直列に、又は並列に、あるいは直列と並列を組み合わせた状態で一緒に接続されたアレイとして組み立てられる。所望の出力電圧及び電流によって、アレイ内の電池数及びアレイの形態の少なくとも一部が決定される。
【０００５】
アレイ内の全ての電池に光が当たると、各電池には順バイアスが印加される。しかし、それら電池の１つ又は複数が、衛星のアンテナなどによって陰で覆われる（すなわち光が当たらない）と、陰で覆われていない電池によって生成された電圧が原因で、陰で覆われた１つ又は複数の電池には逆バイアスが印加され得る。電池に逆バイアスが印加されると、電池性能の永久的な劣化や、又は電池の完全な故障さえ引き起こされ得る。そのような損傷から保護するため、通常は保護バイパスダイオードを設けている。１つのバイパスダイオードがいくつかの電池の両端に接続されていても良く、又は信頼性を高めるために、各電池がその電池用のバイパスダイオードを備えていても良い。多接合太陽電池は、逆バイアス条件に曝されたときに、特に損傷を受け易い。したがって、多接合電池は、特にバイパスダイオード保護を有することで利益を受ける。
【０００６】
従来、バイパスダイオードは、バイパスダイオードのアノード及びカソードがそれぞれ太陽電池のカソード及びアノードに接続された逆並列の構成で接続されているので、電池に光が当たると、バイパスダイオードには逆バイアスが印加されることになる。電池が陰で覆われると、陰で覆われた電池を流れる電流は制限され、陰で覆われた電池には逆バイアスが印加されるようになる。換言すると、陰で覆われた電池の両端に接続されたバイパスダイオードには順バイアスが印加されるようになる。電流のほとんどは、陰で覆われた電池よりむしろバイパスダイオード内を流れることとなり、それによって電流がアレイ内を流れ続けるのが許容される。さらにバイパスダイオードは、陰で覆われた電池の両端の逆バイアス電圧を制限し、それによって陰で覆われた電池を保護する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
バイパスダイオード保護を有する太陽電池を得るために、いくつかの異なる従来の技術に係る方法が使用されてきた。従来の技術に係る方法にはそれぞれ欠点がある。例えば、バイパス保護を高めようと試みる場合、１つの方法は、バイパスダイオードのアノードが１つの電池に接続され、そのバイパスダイオードのカソードが隣接する電池に接続されるように、隣接する電池の間にバイパスダイオードを位置付けすることを含む。しかしながらこの方法では、一般に、バイパスダイオード保護が付加され得る前に、電池がアレイに組み立てられる必要がある。この組立て方法は難しく、非効率的である。さらにこの方法においては、電池メーカーではなくアレイ組立てメーカーによって、バイパスダイオードが付加される必要がある。さらにこの方法においては、バイパスダイオードを収容するために、複数の電池が十分に離れるように、かなり間隔を空ける必要がある。このように間隔を空けることで、アレイの詰め込み率が低下し、したがってアレイにおいては、面積当たりの効率が低下する。
【０００８】
各電池に１つのバイパスダイオードを設ける、従来の技術に係る別の方法では、電池の裏面に、バイパスダイオードが配置される凹部が形成される必要がある。各電池は、該電池の表面に第１の極性の接点を備えて提供され、第２の極性の接点は、各電池の裏面に提供される。次いで「Ｓ」字形の相互接続が、第１の電池の裏面接点から隣接する電池の表面接点に結合されなくてはならない。したがって、この方法においては、不都合なことに、隣接する電池間を通さなければならない相互接続を収容するため、複数の電池が十分に離れるように、かなり間隔を空ける必要がある。この方法のさらなる欠点には、凹部の形成中に微小クラックが生成され得ることが含まれる。さらにこの方法においては、接着剤の厚いボンドラインが必要であり、それによって応力発生源が付加され、温度サイクル中に生成された応力が増大する。さらに、この従来の技術に係る方法においては、隣接する電池への相互接続の接続が、電池メーカーではなくアレイ組立てメーカーによってなされる必要がある。
【０００９】
したがって、太陽電池に対する逆バイアス保護を提供するための、より効率的な機構が必要である。
【課題を解決するための手段】
【００１０】
本発明に係る逆バイアス保護用のダイオードを有する太陽電池装置及びその製造方法の一実施の形態では、金属ダイオード接点と、太陽電池が上部に生成される半導体基板との間の界面に、ショットキーダイオードを形成する。この実施の形態では、太陽電池回路は、表面及び裏面を有する基板を含んでおり、該基板は、その少なくとも一部にショットキーダイオードの形成部分を有するように選択されている。多接合太陽電池構造は、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部の上に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる。ショットキーダイオードは、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されている。ショットキーダイオードは、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されている。
【００１１】
本発明の別の実施の形態では、逆バイアスからの保護を有する太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面上にある少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池の表面に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記表面の少なくとも一部を露出させるように、溝部が前記少なくとも１つの光起電力電池を通って延びている。ダイオードは、前記溝部内の前記基板の前記表面の露出部分に形成されている。前記ダイオード接点及び前記基板は、一緒になってショットキーダイオードを前記溝部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。
【００１２】
本発明のさらなる特徴及び利点は、以下に述べる詳細な説明、図面、及び特許請求の範囲から明らかとなる。
【００１３】
本発明は、本発明の様々な実施の形態についての以下の詳細な説明及び添付した図面からより完全に理解されるが、これらは、本発明を特定の実施の形態に限定するものと解釈されるのではなく、単に説明及び理解のためだけのものである。
【発明を実施するための最良の形態】
【００１４】
本発明を完全に理解するために、説明を目的として、様々な特定の詳細について記載する。しかし、本発明を実施するために、これらの特定の詳細が必ずしも必要ではないことは当業者には明らかである。別の例では、本発明が不明瞭にならないように、周知のデバイスをブロック図の形態で示す。
【００１５】
本発明は、周知のＣＭＯＳ（「相補型金属酸化膜半導体」）技術、又は別の半導体製造プロセスを使用して製造可能な回路を含み得る。さらに本発明は、ディジタルデバイスを製造する別の製造プロセスで実施され得る。
【００１６】
一実施の形態では、多接合太陽電池回路は、逆バイアス保護提供用のバイパスダイオードとしてショットキーダイオードを使用している。該ショットキーダイオードは、金属ダイオード接点と、上部に太陽電池が生成される半導体基板との界面に形成されている。別の実施の形態では、太陽電池は、少なくとも第ＩＩＩ族、第ＩＶ族、又は第Ｖ族の物質から形成された多接合電池である。該太陽電池はＧｅ基板を含んでおり、これは光活性接合をさらに含み得る。この実施の形態では、ショットキーダイオードは、太陽電池層の内部を通って前記基板の前記表面のドープ領域まで延びる溝部又は凹部内に提供されている。前記ショットキーダイオードは、ジャンパーバー又は別の適切な相互接続を用いて、前記太陽電池構造の複数の電池のいくつか又は全ての両端に電気接続されている。さらに別の実施の形態では、前記ショットキーダイオードは、少なくとも１つの太陽電池接点を前記ダイオード接点に相互接続するＣ形クランプを備えて、前記基板の裏面に形成されている。
【００１７】
別の実施の形態では、太陽電池構造が、表面及び裏面を有する基板を含んでおり、該基板は、少なくともその一部にショットキーダイオードの形成部分を有するように選択されている。多接合太陽電池構造は、内部に第１の光活性接合を有する第１の光起電力電池、及び該第１の光起電力電池の少なくとも一部に重ねられており、内部に第２の光活性接合を有する第２の光起電力電池を少なくとも含んでいる。ショットキーダイオードは、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を逆バイアスから保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続されている。前記ショットキーダイオードは、少なくとも一部が、前記基板、及び該基板上に形成されたダイオード接点から形成されている。
【００１８】
さらに別の実施の形態では、逆バイアスからの保護を有する太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面にある少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池上に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記表面の少なくとも一部を露出させるように、溝部が前記少なくとも１つの光起電力電池を通って延びている。ダイオードは、前記溝部内の前記基板の前記表面の露出部分に形成されている。前記ダイオード接点及び前記基板は、一緒になってショットキーダイオードを前記溝部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。
【００１９】
別の実施の形態では、太陽電池構造は、表面及び裏面を有する基板と、該基板の前記表面上の少なくとも１つの光起電力電池とを含んでいる。表面接点は、前記少なくとも１つの光起電力電池上に付設されており、裏面接点は、前記基板の前記裏面上に付設されている。前記基板の前記裏面を露出させるように、凹部が前記裏面接点を通って延びている。ダイオード接点は、前記凹部内の前記基板の前記裏面に付設されている。前記ダイオード接点及び前記基板の前記裏面は、一緒になって、ショットキーダイオードを前記凹部内に形成しており、これが前記少なくとも１つの光起電力電池の両端に電気接続されている。一実施の形態では、この電気接続は、前記ダイオード接点と前記表面接点とを接続するＣ形クランプによって形成されている。
【００２０】
本発明の別の実施の形態では、保護された多接合太陽電池回路の製造方法が提供される。表面及び裏面を有する基板であって、その少なくとも一部にショットキーダイオードを形成可能な基板を選択する。前記基板の前記表面の少なくとも一部の上に多接合太陽電池構造を形成する。該多接合太陽電池構造は、少なくとも、内部に第１の光活性接合を有する第１の光起電力電池と、該第１の光起電力電池の少なくとも一部に重ねられ、内部に第２の光活性接合を有する第２の光起電力電池とを含んでいる。前記基板上にダイオード接点を形成して、該ダイオード接点と前記基板との間の界面にショットキーダイオードを形成する。該ショットキーダイオードは、逆バイアスから少なくとも前記第１の光起電力電池及び前記第２の光起電力電池を保護するために、少なくとも前記第１の光起電力電池及び前記第２の光起電力電池の両端に電気接続するものである。
【００２１】
上記のように、太陽電池は単接合又は多接合の太陽電池となり得る。一実施の形態では、バイパスダイオードが、多接合太陽電池構造上に設けられ、これは、金属接点と半導体基板との接続部で形成されたショットキーダイオードとなり得る。直列及び／又は並列の太陽電池の列を形成するために、前記太陽電池／バイパスダイオードデバイスが別の太陽電池に相互接続されてもよい。信頼性及び耐久性のある太陽電池アレイを形成するために、これらの列がさらに接続されてもよい。一実施の形態における太陽電池アレイは、宇宙船に取り付けられてもよく、それによって宇宙船に電力が供給される。
【００２２】
図１は、本発明の一実施の形態において、多接合の太陽電池構造１００を形成するために、Ｇｅ基板１０２上に順次成長させた、ひと続きのＩＩＩ−Ｖ族層１０４〜１２８を示す。Ｇｅ基板１０２は、光活性接合をさらに含んでいてもよい。一実施の形態では、これらの層はエピタキシャル成長されたものであり、すなわちこれらの層は材料の単結晶構造を模倣するものであることを意味する。所望の電気的品質及び厚さが層にもたらされ、それによって全体的な所望の電池性能を得るために、成長パラメータ（堆積温度、成長速度、化合物合金組成、及び不純物ドーパント濃度）を選択する。電池の層を成長させるのに使用することができる成長方法には、例えば、時にはＯＭＶＰＥ（有機金属気相エピタキシー）とも呼ばれるＭＯＣＶＤ（金属有機化学気相成長）エピタキシー、ＭＢＥ（分子線エピタキシー）、及びＭＯＭＢＥ（金属有機分子線エピタキシー）が含まれる。
【００２３】
図示した実施の形態では、基板１０２上の少なくとも一部にＧａＡｓバッファ層１０６を成長させる。層１０２と層１０６との界面には光活性接合が形成され、太陽電池構造の下部電池を構成する。ｐ型Ｇｅ基板１０２を使用する図示した実施の形態では、ｎ型層１０６からのＡｓの拡散によって、基板１０２内にｎ／ｐホモ接合が形成されている。ｎ型Ｇｅ基板を使用する別の実施の形態では、光活性接合がｎ＋ＧａＡｓ／ｎ＋Ｇｅヘテロダイオードとなる。
【００２４】
図１に示すように、ＧａＡｓバッファ層１０６上の少なくとも一部には、高濃度ｎ型ドープＧａＡｓ層１０８と高濃度ｐ型ドープＧａＡｓ層１１０とを成長させる。結合された高濃度ｎ型ドープＧａＡｓ層１０８及び高濃度ｐ型ドープＧａＡｓ層１１０は、トンネルダイオードとして機能する。トンネルダイオード層１１０上にはｐ型ＧａＡｓ層１１２を成長させ、ｐ型ＧａＡｓベース層１１２上にはｎ型ＧａＡｓエミッタ層１１４を形成する。ｐ型ＧａＡｓベース層１１２及びｎ型ＧａＡｓエミッタ層１１４は一緒になって、電池中段を形成する。ｎ型ＧａＡｓエミッタ層１１４上には、高濃度ｎ型ドープＡｌＧａＡｓウインドウ層１１６を積層する。このウインドウ層１１６上には、非常に高濃度にドープしたｎ型ＧａＩｎＰ層１１８及びｐ型ＡｌＧａＡｓ層１２０を含むトンネルダイオードを成長させる。このトンネルダイオード上には、ｐ型ドープベース層１２２及び高濃度ｎ型ドープエミッタ層１２４を含む電池上段を形成する。上部電池ベース層及びエミッタ層は、ＧａＩｎＰで形成する。
【００２５】
一実施の形態では、太陽電池用に成長させた最後の２層はそれぞれ、高濃度ｎ型ドープＡｌＩｎＰウインドウ層１２６及び高濃度ｎ型ドープＧａＡｓキャップ層１２８である。ウインドウ層１２６は、表面オーム接点が堆積された面をパッシべートする（キャリア再結合を減少させる）、バンドギャップが広い材料の薄い層である。一実施の形態では、接点はグリッド−フィンガ型であり、それによって低い電気抵抗と高い光透過性とのバランスをとる。しかし、別の接点パターンも同様に使用することができる。これらの接点の形成について、以下に記述する。
【００２６】
図１に示す、電池が３つで接合部が３つの太陽電池構造１００は、使用可能な考えられ得る電池の実施の形態の１つでしかないことが、当業者には理解されよう。別の実施の形態では、１つ又は複数の層の極性が入れ替わった（すなわち、ｎ型ドープ層が代わりにｐ型ドープ層になり、ｐ型ドープ層が代わりにｎ型ドープ層になった）相補的な構造を使用することができる。例えば、図示し、以下に説明する電池及びダイオードの構成は、ｎ／ｐからｐ／ｎに変化されていてもよい。また、ドーピング濃度又は層の厚さも変更可能である。さらに別の実施の形態では、太陽電池構造１００は、４つ以上の光起電力電池、あるいはただ１つか２つの電池を含んでいてもよい。同様に太陽電池構造は、代替として、ただ１つの接合部又は２つ以上の接合部を含んでいてもよい。例えば、一実施の形態では、電池構造１００が４つの接合部を含んでいてもよい。また、本明細書で使用する「〜上に形成された」という表現は、ある層を別の層の上面に直接形成することに限定するものではなく、したがって別の層の「上に形成された」層を有する構造は、これら２層の間に形成された１つ又は複数の追加の層を含むことができることは明らかである。
【００２７】
さらに、太陽電池構造１００は、ＡｌＧａＡｓ又はやＩｎＰを含むがこれらに限定されない別の材料から形成した電池を含んでいてもよい。別の実施の形態では、基板１０２は、様々な異なる材料を使用して形成することができる。例えば太陽電池１００は、図１に示すＧｅ基板１０２ではなく、基板用に、ＧａＡｓ、Ｓｉ、又はＩｎＰを含むがこれらに限定されない別の半導体を使用することができる。あるいは、サファイアなどの絶縁性基板を使用してもよい。一実施の形態では、基板１０２は単結晶である。太陽電池構造１００が、宇宙船や衛星などの宇宙利用を目的とする場合、電池の材料は、適切な宇宙環境に適合した宇宙仕様のものである。例えば太陽電池構造１００は、ＡＭ０放射環境で動作するよう宇宙での使用が認められたものがよい。
【００２８】
バイパスダイオード保護を採り入れた太陽電池構造、及びその関連する製造方法について、以下に述べる。図２〜図９は、Ｇｅ基板の接合部に形成されたショットキーダイオード、及びＧｅ基板上に形成された金属接点を有する太陽電池構造の構成を示す。より詳細には、図７及び図８は、太陽電池構造内を下向きに通って基板上面（すなわち太陽電池を生成する表面）に至る溝部又は凹部内に、ショットキーダイオードを形成した実施の形態を示す。図９は、ショットキーダイオードを基板の裏面に形成した実施の形態を示す。
【００２９】
一実施の形態では、バイパスダイオード保護を有する太陽電池構造は、まず通常のＭＯＣＶＤ法及び／又はＭＢＥ法によって、図１に示す層をエピタキシャル成長させることにより形成する。次いで図２に示すように、これらの層の表面の一部をフォトレジスト層１３０で保護し、電池構造の表面に開口領域が生成されるようパターン形成されたフォトマスク（図示せず）を通して露光を行う。次に図３に示すように、これらの開口領域を通してエッチングを行い、それによって太陽電池構造の層内を通る溝部１３２を形成する。
【００３０】
該エッチングプロセスによって、ゲルマニウム基板１０２内のｎ／ｐホモ接合１０４表面に向かって下方に延びる溝部１３２を形成し、Ｇｅ基板の露出面がヒ素ドープ領域内になるようにする。一実施の形態では、層１０６〜１２８を除去するエッチング剤は、ＨＣｌ、及び、Ｈ2ＳＯ4、Ｈ2Ｏ2、及びＨ2Ｏを（１：８：５）の体積ベースで混合した酸である。また、Ｂｒのパーセンテージが約４８％よりも高いＨＢｒエッチング剤を使用して、エピ成長層をエッチングすることもできる。
【００３１】
図示した実施の形態では、次に、Ｇｅ基板１０２に形成されたｎ／ｐホモ接合１０４の一部を、フォトレジスト層（図示せず）を通して、第２のエッチング剤、様々な比で準備したＨＦ／Ｈ2Ｏ2／Ｈ2Ｏ溶液を使用して、溝部１３２内で除去する。例えば、この比は、体積ベースで（１：１：２）から（１：１：１０）まで変えることができる。エッチング温度は、約２０℃から約３５℃まで変えることができる。図４に示すように、このエッチングステップにより、溝部１３２内にアイランド１５２が残留し、アイランド１５２はＧｅ基板１０２の一部になる。アイランド１５２の表面はｎ型Ｇｅ、すなわちより多くのＡｓがドープされたゲルマニウムである。凹部１５４は、アイランド１５２を取り囲んでおり、Ｇｅ基板のｐ型部分１５６を露出させている。
【００３２】
マスキングを行って上述の領域を形成した後、アセトンを使用してフォトレジスト層を除去し、図４に示す太陽電池構造を残す。アセトン除去プロセスの後に、残されたままの残留フォトレジストを除去するため、マイクロストリップ法を使用することができる。フォトレジスト層を除去した後は、対応するフォトレジストの被覆、ベーキング、露光、現像、金属蒸着、及びリフトオフ処理を含む接点製造プロセスを行うことができる。
【００３３】
構造上に接点を形成するには、溝部１３２内を含む該構造の表面全体をフォトレジスト層（図示せず）で被覆する。次いでフォトレジスト層をベークし、フォトマスクを用いて露光する。該フォトマスクは、接点が堆積されるべき開口領域を、アイランド１５２上のＧｅ基板１０２の表面、露出したｎ型ドープＧａＡｓ層キャップ層１２８の小さい領域、及びｐ型Ｇｅ基板表面１５６に残すものである。露出した領域内、及び残されたフォトレジスト層上には、金属を蒸着する。それによって図５に示すように、表面電池接点１３４がキャップ層１２８上に形成され、接点１３６及び１５８が溝部１３２内のアイランド１５２の表面に形成される。ｐ型Ｇｅ基板の露出面１５６には第４の接点１６０が設けられる。接点１３６は、以下に示すようにショットキーダイオードの形成を容易にするために、チタン材料又は例えばＴｉ／Ｐｄ／Ａｇなどの別のタイプの材料で形成される。接点１３４は、同様にチタン又は別の適切な材料で形成され得る。接点１５８は、金又は別の適切な材料で形成され、接点１６０は、金、チタン、又は別の適切な材料で形成される。
【００３４】
これらの接点の他、上記フォトレジストは、電池へのグリッド線及びバー／パッド接点を設けるための開口スロットをも提供する。次に、リフトオフプロセスを行う。太陽電池構造１００をアセトンに浸漬してフォトレジストを膨潤させ、それによって、接点１３４、１３６、１５８、及び１６０を含む接点を保持するよう指定された領域以外の金属被膜を破壊する。
【００３５】
図６に示すように、例えばＡｇなどの金属材料をＧｅ基板１０２の裏面全体に蒸着させることによって、裏面金属接点１３８を形成する。次いで接点１３４、１３６、１５８、１６０、及び１３８を約４００℃で約５分間熱処理又は焼結する。それによって、層１３４とキャップ層１２８との間、層１３８と基板１０２との間にオーム接点が形成される。また、オーム接点は、接点１５８とｎ型アイランド１５２との間、及び接点１６０とｐ型基板１０２との間にも形成される。接点１６０は、基板の表面に設けられる必要はなく、基板の裏面側のｐ型部分に同様に設けられ得ることが理解されよう。以下に述べるショットキーダイオード１４２は、ＡｓをドープしたＧｅ１５２と接点１３６との間に形成される。さらなる処理ステップ（図示せず）は、表面接点金属１３４をエッチングマスクとして使用し、露出した表面の大部分からＧａＡｓキャップ層１２８をエッチング除去することを含み得る。キャップ層１２８は、金属化領域の下に残留し、低抵抗接点機構の一部を形成する。表面金属領域を保護するためにレジストマスクを使用して、該表面の残りの部分に反射防止層を堆積することもできる。
【００３６】
図７に示すように、太陽電池構造１００は、接点１５８とゲルマニウム基板接点１６０との間に第１の相互接続１６２を形成することによって完成される。接点１５８、相互接続１６２、及び接点１６０は、一片の材料から形成され得ることが理解されよう。一実施の形態では、相互接続は、銀などの材料で形成したジャンパーバーとなり得るが、銀で被覆したインバール（invar）、コバール（covar）、又は別の合金や金属など、別の適切な材料が同様に使用され得る。
【００３７】
金属ダイオード接点１３６とＡｓをドープした半導体基板１５２との界面は、ショットキーダイオード１４２を形成する。一実施の形態では、接点を約４００℃ の温度で約５分間焼結するが、約３５０℃〜約４５０℃の範囲の焼結温度を使用することもできる。別の実施の形態では、接点１３６とＡｓをドープしたアイランド１５２との間に高いオーム抵抗が形成されないように、約４５０℃未満の温度で焼結を行う。一実施の形態では、金属接点を焼結した後に、第２の焼結ステップを使用して、ダイオード特性を損なうことなく接点をより強化することができる。この第２の焼結ステップは、３００℃で約５分間行われる。ショットキーダイオードは、相互接続１４０及び１６２によってその両端が接続されている太陽電池構造の最上部、中間部、及び底部の電池を逆バイアスから保護する。また、ショットキーダイオードは、より少ない数又はより多い数の電池を保護するために形成されていてもよいことが理解されよう。適正な相互接続により、ショットキーダイオードは、ｐ／ｎ太陽電池とｎ／ｐ太陽電池との両方を保護するのに使用され得る。
【００３８】
一実施の形態では、ショットキーダイオードの形成は、例えば約５×１０16ｃｍ-3以上のオーダーの高濃度にＡｓをドープしたゲルマニウム基板を選択することによって、容易になることが理解されよう。このドーピングは、ｎ型Ｇｅインゴットを成長させる間、又はＧａＡｓ成長中にＡｓを拡散させることによって行うことができる（ｎ型Ｇｅとｐ型Ｇｅの両方について）。上述した実施の形態では、Ｇｅ基板１０２にはＧａをドープしてｐ型にし、後のＭＯＣＶＤプロセスによって、高濃度のＡｓをＧｅ基板の層１５２に拡散させる。このＡｓをドープしたＧｅ層１５２は、金属接点として使用されるＴｉ合金１３６と共にショットキーダイオードを生成することができる。ｎ型Ｇｅ基板では、Ａｓをｎ型ドーパントとして使用する場合、さらなるＡｓの拡散なしにＴｉ合金を堆積することによってショットキーダイオードを形成することができる。一実施の形態では、ダイオード接点は、例えばＴｉ／Ｐｄ／Ａｇ合金などのチタン材料で形成される。しかし、Ｔｉ／Ａｕ／Ａｇ及びＴｉ／Ｇｅ／Ｎｉ／Ａｇを含むがこれらに限定されない別の金属又は合金も、Ｇｅショットキーダイオードを形成することができる。
【００３９】
図８は、図７の実施の形態に類似した別の実施の形態に係る太陽電池構造１００を示す。しかし、ジャンパーバーを使用する代わりに、表面電池接点１３４及びダイオード接点１３６は、溝部１３２の壁面を通る相互接続１４０で電気接続されている。ポリイミド材料となり得る絶縁材料１４４は、金属相互接続１４０を溝部１３２の壁面から分離している。Ａｌ2Ｏ3、ＴｉＯｘ、及び別の無機材料など、別の材料も絶縁体として機能し得る。接点１５８とｐ型Ｇｅ接点１６０との間の接続１６２には、相互接続１６２をアイランド１５２の壁面から分離するために、第２の絶縁材料１４６が使用されている。
【００４０】
図９は、別の実施の形態に係るバイパスダイオード保護を有する太陽電池構造を示す。この実施の形態では、ショットキーダイオード１４２をＧｅ基板１２０の裏面に配設する。この構造を形成するには、まず、図１に示す複数の層を堆積する。一実施の形態では、Ｇｅ基板の裏面にＡｓをドープする。ドーピングは、ＭＯＣＶＤチャンバ内に残留するＧａＡｓからインゴットを成長する間、又はＧｅウェハーを上下逆にすることによる特定のＡｓ拡散によって起こる。このようにすると、基板の底面にはＡｓドープ領域１６４が形成される。次いで表面接点１３４を上述のように形成する。凹部１４８を形成するために、Ｇｅ基板１０２の裏面の所定領域をマスク保護するように、裏面接点１３８を形成する。
【００４１】
凹部１４８内にダイオード接点１３６を形成するために、フォトレジスト層で裏面全体を覆い、ベークし、フォトマスクを用いて露光する。該フォトマスクは、接点が堆積されるべき開口領域を、開口領域を基板の裏面に残すものである。一実施の形態では、チタン材料やＴｉ／Ｐｄ／Ａｇ合金となり得る金属ダイオード接点を、露出面内及び残されたフォトレジスト上に蒸着する。リフトオフプロセスを使用してフォトレジストを除去する。これは太陽電池構造をアセトンに浸漬し、フォトレジストを膨潤させ、それによって、ダイオード接点１３６を保持するよう指定された領域以外の金属被膜を破壊することによって行う。
【００４２】
Ａｓドープ領域１６４での金属ダイオード接点１３６とＧｅ基板１０２との界面によって、凹部１４８内にショットキーダイオードが形成される。一実施の形態では、裏面金属接点１３８はＡｕ／Ｇｅ／Ｎｉ／Ａｇであり、これではＧｅ基板でショットキーダイオードが形成されない。ショットキーダイオード１４２は、Ａｇ又は別の適切な材料で形成したＣ形クランプ１５０を使用して、表面接点に電気接続される。このようにＣ形クランプによって、光起電力電池の全ての両端にダイオードが電気接続される。
【００４３】
Ｇｅ基板１０２の裏面に第２の接点１６２を設けて、ｎ型Ｇｅ基板を周囲のｐ型Ｇｅ基板に接続する。したがって、裏面のｐ型部分には接点１６４が形成され、相互接続１７０を使用して、接点１６６と１６８とが接するようにする。上述のように、ゲルマニウム基板のＡｓドープ領域上にある第２の接点と、接点１６８は、基板のｐ型部分とオーム接点を形成するように、チタン、金、又は別の適切な材料で形成され得る。
【００４４】
太陽電池構造を、上述したショットキーダイオードに接続するために、様々な別の相互接続方法を採用することができる。最終的にどれを選択するかは、これら代替の手法を使用することによって生じるさらなる複雑さと、電池の歩留まり及びコストに及ぼす影響とに応じて決定される。
【００４５】
上述した方法の少なくともいくつかを使用して、カスケード式電池を備えたショットキーダイオードが組み込まれた太陽電池において、２５％を十分に超える効率、さらには２７．０％を超える効率をも実現している。これらの効率は、ショットキーダイオードを欠く従来のカスケード電池に匹敵する。一実施の形態では、Ｇｅ基板で形成したショットキーダイオードは、順電流が４００ｍＡ流れる場合、その順バイアス電圧降下が約０．３Ｖ〜約０．６Ｖである。したがって、１９９９年５月１９日に出願された同時係属の米国特許出願番号０９／３１４，５９７に記載されているように、一体形成されたＧａＡｓバイパスダイオードの順電圧（１Ｉｓｃで１．６Ｖ、及び６Ｉｓｃで２．１Ｖ）と比較すると、Ｇｅダイオードは動作中に発生する熱が少ない。−２．５Ｖでテストしたショットキーダイオードのリーク電流は、約−０．２〜−１．１ｍＡである。これは、−０．６ｍＡという標準要求仕様の範囲内に十分含まれる。
【００４６】
図１０は、直列に相互接続された、本発明の一実施の形態に係るバイパスダイオード保護を有する太陽電池構造を有するデバイス１０００を示す。一実施の形態では、太陽電池構造１００２〜１００６は、図７に示すような多接合太陽電池構造である。太陽電池構造１００２〜１００６は、バイパスダイオード１０１０〜１０１４をさらに含んでおり、バイパスダイオード１０１０〜１０１４は、逆バイアス保護用に太陽電池構造１００２〜１００６上に形成されている。デバイス１０００は、個々の太陽電池同士を結合する機構として、電池相互接続１０２０〜１０２４をさらに含んでいる。一実施の形態では、バイパスダイオード１０１０〜１０１４はショットキーダイオードであり、該ショットキーダイオードの一方の端子は太陽電池の基板に接続されており、該ショットキーダイオードの他方の端子は相互接続線１０３０を介して表面電池に接続されている。太陽電池間又は太陽電池構造間での別の配置が可能であることは、当業者に明らかである。
【００４７】
太陽電池構造１００２〜１００６に光が当てられた場合、一実施の形態では、照射されている各電池に順バイアスが印加されるようになり、電力及び／又は電流が生成される。上述のように、太陽電池構造が順バイアスモードにある場合、例えばショットキーダイオードなどのバイパスダイオードには逆バイアスが印加される。動作中、太陽電池構造１００２は電流を生成し、その電流を、電池相互接続１０２０を介して太陽電池構造１００２から太陽電池構造１００４に流す。同様に、太陽電池構造１００４は、電池接続１０２２を介して電流を太陽電池構造１００６に流す。太陽電池構造の別の配置構成も本発明の構成内で可能であることは、当業者に理解されよう。
【００４８】
図１１は、太陽電池構造１１００が陰で覆われているときに逆バイアス保護を行う、バイパスダイオードを有する太陽電池構造１１００を示す。太陽電池構造１１００は、電流を受けるために第１の電池接続１１１０に接続されており、また電流を送出するために第２の電池接続１１１２に接続されている。太陽電池構造１１００は、逆バイアス保護用のバイパスダイオード１１０４をさらに含んでいる。一実施の形態では、バイパスダイオード１１０４はショットキーダイオードである。
【００４９】
動作中、太陽電池構造１１０２が陰で覆われて光に曝されていない場合、一実施の形態では、陰で覆われた太陽電池構造１１０２には逆バイアスが印加されるようになり、ショットキーダイオードなどのバイパスダイオードには順バイアスが印加されるようになる。図１１に示すように、バイパスダイオードは、電池接続１１１０から受けた電流を、電池接続１１１２を介して図１１に示されていない次の段階に通す。言い換えれば、太陽電池構造１１０２が陰で覆われた場合、その陰で覆われた構造１１０２を通る電流は制限され、陰で覆われた構造には逆バイアスが印加されるようになる。代わりに、陰で覆われた構造の両端に接続されたバイパスダイオードには、順バイアスが印加されるようになる。電流のほとんどは、陰で覆われた構造１１０２内ではなくバイパスダイオード１１０４内を流れ、それによって電流は、陰で覆われた構造１１０２内を流れ続けることになる。さらにバイパスダイオード１１０４は、陰で覆われた構造１１０２の両端の逆バイアス電圧を制限し、それによって、陰で覆われた構造１１０２が保護される。この概念が様々な関連する太陽電池構造の配置に適用され得ることは、当業者には明らかである。
【００５０】
前述の明細書では、本発明を、その特定の例示的な実施の形態を参照しながら記載した。しかし、本発明のより広い範囲から逸脱することなく、様々な修正及び変更がなされ得ることは明らかであろう。したがって明細書及び図面は、限定的な意味ではなく例示と見なされるべきである。
METHOD AND APPARATUS OF SOLAR CELL HAVING A BYPASS DIODE FOR REVERSE BIAS PROTECTION AND METHOD OF FABRICATION
PRIORITY Pursuant to 35 U. S. C. 119 (e) and 37 C. F. R. 1.78, the present application claims priority to the provisional application entitled"Solar Cell Having A Schottky Diode For Reverse Bias Protection"Application Number 60/308,503, filed on July 27,2001, the inventor of which is Chaw-Long Chu.
BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to semiconductor devices. More specifically, the present invention relates to methods and apparatuses of solar cells.
Description in the Related Art Photovoltaic cells, commonly called solar cells, are well-known devices which convert solar energy into electrical energy. Solar cells have long been used to generate electrical power in both terrestrial and space applications. Solar cells offer several advantages over more conventional power sources. For example, solar cells offer a clean method for generating electricity. Furthermore, solar cells do not have to be replenished with fossil fuels. Instead, solar cells are powered by the virtually limitless energy of the sun. The solar cell is a particularly attractive device for generating energy in space, where low-cost conventional power sources are unavailable.
Solar cells are typically assembled into arrays of solar cells connected together in series, or in parallel, or in a series-parallel combination. The desired output voltage and current, at least in part, determine the number of cells in an array, as well as the array topology.
When all cells in an array are illuminated, each cell will be forward biased.
However, if one or more of the cells is shadowed (i.e., not illuminated), by a satellite antenna or the like, the shadowed cell or cells may become reversed biased because of the voltage generated by the unshadowed cells. Reverse biasing of a cell can cause permanent degradation in cell performance or even complete cell failure. To guard against such damage, it is customary to provide protective bypass diodes. One bypass diode may be connected across several cells, or for enhanced reliability, each cell may have its own bypass diode. Multijunction solar cells are particularly susceptible to damage when subjected to reverse bias condition. Thus, multijunction cells in particular benefit from having the bypass diode protection.
Conventionally, a bypass diode is connected in an anti-parallel configuration, with the anode and the cathode of the bypass diode respectively connected to the cathode and the anode of the solar cell, so that the bypass diode will be reversed biased when the cells are illuminated. When a cell is shadowed, current through the shadowed cell becomes limited and the shadowed cell becomes reverse biased. The bypass diode connected across the shadowed cell in turn becomes forward biased. Most of the current will flow through the bypass diode rather than through the shadowed cell, thereby allowing current to continue flowing through the array. In addition, the bypass diode limits the reverse bias voltage across the shadowed cell, thereby protecting the shadowed cell.
Several different conventional methods have been used to provide solar cells with bypass diode protection. Each conventional method has its drawbacks. For example, in an attempt to provide increased bypass protection, one method involves locating a bypass diode between adjacent cells, with the anode of the bypass diode connected to one cell and the cathode of the diode connected to an adjoining cell. However, this technique typically requires that the cells be assembled into an array before the bypass diode protection can be added. This assembly method is difficult and inefficient. Furthermore, this technique requires the bypass diodes to be added by the array assembler, rather than the cell manufacturer. In addition, this technique requires the cells to be spaced far enough apart so as to accommodate the bypass diode. This spacing results in the array having a lower packing factor, and thus, the array is less efficient on the area basis.
Another conventional technique providing a bypass diode for each cell requires that a recess be formed on the back of the cell in which a bypass diode is placed. Each cell is provided with a first polarity contact on a front surface of the cell and a second polarity contact is provided on a back surface of each cell. An "S" shaped interconnect must then be welded from a back surface contact of a first cell to a front surface contact of an adjoining cell. Thus, this technique disadvantageously requires the cells to be spaced far enough apart to accommodate the interconnect which must pass between the adjoining cells. Additional disadvantages of this method include the possibility of microcracks generated during formation of the recess. In addition, this technique requires a thick bondline of adhesive, thereby adding stress-risers, increasing stresses generated during temperature cycling. Furthermore, the conventional technique requires the connection of the interconnect to the adjoining cell to be performed by the array assembler as opposed to the cell manufacturer.
Thus, what is needed is a more efficient mechanism for providing reverse bias protection to a solar cell.
SUMMARY OF THE INVENTION A method and an apparatus of solar cells having diodes for reverse bias protection.
In one embodiment, a Schottky diode is formed at the interface between a metallic diode contact and a semiconductor substrate on which the solar cell is grown. In this embodiment, the solar cell circuit comprises a substrate having a front surface and a back surface, the substrate selected to have at least a portion thereof forming part of a Schottky diode. A multijunction solar cell structure includes at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing.
The Schottky diode is formed at least in part from the substrate and a diode contact formed over the substrate.
In another aspect of the present invention, a solar cell structure having protection against reverse biasing comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least one photovoltaic cell, and a back contact is applied over the back surface of the substrate. A trough extends through the at least one photovoltaic cell to expose at least a portion of the front surface of the substrate. A diode is formed over the exposed portion of the front surface of the substrate in the trough. The diode contact and the substrate together form a Schottky diode in the trough, which is electrically connected across the at least one photovoltaic cell.
Additional features and benefits of the present invention will become apparent from the detailed description, figures and claims set forth below.
BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be understood more fully from the detailed description given below and from the accompanying drawings of various embodiments of the invention, which, however, should not be taken to limit the invention to the specific embodiments, but are for explanation and understanding only.
Figure 1 illustrates the layers of a multijunction solar cell structure formed over a substrate in accordance with one embodiment of the present invention; Figure 2 illustrate a first processing step for forming a solar cell with protection against reverse biasing, showing a photoresist layer formed over the multijunction solar cell structure of Figure 1; Figure 3 illustrates a second processing step for forming a solar cell with protection against reverse biasing, showing a trough formed through the multijunction solar cell structure of Figure 2 extending to the front surface of the substrate; Figure 4 illustrates a third processing step for forming a solar cell with protection against reverse biasing, showing the photoresist layer of Figure 3 removed and a n-type doped island isolated within the trough; Figure 5 illustrates a fourth processing step for forming a solar cell with protection against reverse biasing, showing contacts formed on the structure; Figure 6 illustrates a fifth processing step for forming a solar cell with protection against reverse biasing, showing a back cell contact formed on the back surface of the substrate; Figure 7 illustrates a sixth processing step for forming a solar cell with protection against reverse biasing, showing a jumper bar connecting a front cell contact and a diode contact, and a second interconnect connecting the island with a p-type portion of the substrate; Figure 8 illustrates an alternative embodiment of a solar cell with protection against reverse biasing, showing the metallic interconnects formed over insulator layers; Figure 9 illustrates an alternative embodiment of a solar cell with protection against reverse biasing, showing a Schottky diode formed in a recess on the back surface of the solar cell structure; Figure 10 illustrates a series of interconnected solar cell structures having Schottky diode protection when solar cells are exposed to light; and Figure 11 illustrates a series of interconnected solar cell structures having Schottky diode protection when the cells are shadowed.
DETAILED DESCRIPTION A method and an apparatus of solar cells having diodes for reverse bias protection.
For purposes of explanation, various specific details are set forth to provide a thorough understanding of the present invention. It will be apparent, however, to one skilled in the art that these specific details may not be required to practice the present invention. In other instances, well-known devices are shown in block diagram form to avoid obscuring the present invention.
It should be understood that the present invention may contain circuits that can be manufacturable using well-known CMOS ("complementary metal-oxide semiconductor) technology, or other semiconductor manufacturing processes. In addition, the present invention may be implemented with other manufacturing processes for making digital devices.
In one embodiment, a multijunction solar cell circuit uses Schottky diodes as bypass diodes for providing reverse bias protection. A Schottky diode is formed at the interface between a metallic diode contact and a semiconductor substrate on which the solar cell is grown. In another embodiment, the solar cell is a multijunction cell formed from at least group III, IV, or V materials. The solar cell includes a Ge substrate, which may further include a photoactive junction. In this embodiment, a Schottky diode is provided in a trough or recess extending through the solar cell layers to a doped region on the front surface of the substrate. The Schottky diode is electrically connected across some or all of the cells of the solar cell structure with a jumper bar or other suitable interconnect. In yet another embodiment, the Schottky diode is provided on a back surface of the substrate, with a C-clamp interconnecting at least one solar cell contact to the diode contact.
In another embodiment, a solar cell structure comprises a substrate having a front surface and a back surface, the substrate selected to have a least a portion thereof forming part of a Schottky diode. A multijunction solar cell structure includes at least a first photovoltaic cell having a first photoactive junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing. The Schottky diode is formed at least in part from the substrate and a diode contact formed over the substrate.
In yet another embodiment, a solar cell structure having protection against reverse biasing comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least one photovoltaic cell, and a back contact is applied over the back surface of the substrate. A trough extends through the at least one photovoltaic cell to expose at least a portion of the front surface of the substrate. A diode is formed over the exposed portion of the front surface of the substrate in the trough. The diode contact and the substrate together form a Schottky diode in the trough, which is electrically connected across the at least one photovoltaic cell.
In another embodiment, the solar cell structure comprises a substrate having a front surface and a back surface and at least one photovoltaic cell over the front surface of the substrate. A front contact is applied over the at least on photovoltaic cell, and a back contact is applied over the back surface of the substrate. A recess extends through the back contact to expose the back surface of the substrate. A diode contact is applied over the back surface of the substrate in the recess. The diode contact and the back surface of the substrate together form a Schottky diode in the recess which is electrically connected across the at lest one photovoltaic cell. In one embodiment, this electrical connection is formed with a C-clamp that connects the diode contact to the front contact.
In another aspect of the present invention, a method of manufacturing a protected multijunction solar cell circuit is provided. A substrate is selected having a front surface and a back surface, the substrate having at least a portion thereof capable of forming a Schottky diode. A multijunction solar cell structure is formed over at least a portion of the front surface of the substrate. The multijunction solar cell structure includes at least a first photovoltaic cell having a first photovoltaic junction therein and a second photovoltaic cell having a second photoactive junction therein overlaying at least a portion of the first photovoltaic cell. A diode contact is formed over the substrate to form a Schottky diode at the interface between the diode contact and the substrate. The Schottky diode is electrically connected across the at least first and second photovoltaic cells to protect the at least first and said second photovoltaic cells against reverse biasing.
As discussed above, the solar cell may be a single junction or multijunction solar cell. In one embodiment, a bypass diode is provided on a multijunction solar cell structure, which may be a Schottky diode formed at the connection of a metallic contact and a semiconductor substrate. The solar cell/bypass diode device may be interconnected with other solar cells to form series and/or parallel strings of solar cells. The strings may be further connected to form a reliable and robust solar cell array. The solar cell array in one embodiment may be mounted to a space vehicle, thereby providing power to the space vehicle.
Figure 1 shows a sequence of III-V layers 104-128 which are grown sequentially on a Ge substrate 102 in one embodiment of the present invention to form a multijunction solar cell structure 100. The Ge substrate 102 may further include a photoactive junction.
In one embodiment, the layers are epitaxially grown, meaning that they replicate the single crystalline structure of material. The growth parameters (deposition temperature, growth rate, compound alloy composition, and impurity dopant concentrations) are selected to provide layers with the desired electrical qualities and thickness, to thereby obtain the desired overall cell performance. The epitaxial techniques which may be used to grow the cell layers include, by way o example, MOCVD (metal-organic chemical vapor deposition) epitaxy, sometimes called OMVPE (organic-metal vapor phase epitaxy), MBE (molecular beam epitaxy), and MOMBE (metal-organic molecular beam epitaxy).
In the illustrated embodiment, a GaAs buffer layer 106 is grown over at least a portion of the substrate 102. At the interface between layer 102 and layer 106 a photoactive junction is formed, constituting the lower cell of the solar cell structure. In the embodiment shown, when a p-type Ge substrate 102 is used, the diffusion of As form the n-type layer 106 forms an n/p homojunction 104 in the substrate 102. In another embodiment, when a n-type Ge substrate is used, the photoactive junction is an n+GaAs/n+Ge heterodiode.
As illustrated in Figure 1, a highly n doped GaAs layer 108 and a highly p doped GaAs layer 110 are grown over at least a portion of the GaAs buffer layer 106. The combined layers 108 and 110 function as a tunnel diode. A p-type GaAs layer 112 is grown on the tunnel diode layer 110, and an n-type GaAs emitter layer 114 is formed over the base layer 112. The base layer 112 and the n type emitter layer 114 together form a middle cell stage. A highly n doped A1 GaAs window layer 116 overlays the emitter layer 114. A tunnel diode, including very highly doped n-type GaInP and p-type AlGaAs layers 118,120, is grown over the window layer 116. An upper cell stage, including a p doped base layer 122 is a highly n doped emitter layer 124, is formed over the tunnel diode. The upper cell base layer and emitter layer are formed of GaInP.
In one embodiment, the last two layers grown for the solar cell are respectively a highly n doped AlInP window layer 126 and a highly n-doped GaAs cap layer 128. The window layer 126 is a thin layer of wide band gap material that passivates (reduces carrier recombination) the surface onto which the front surface ohmic contacts are deposited. In one embodiment, the contacts are in grid-tinger form, to balance low electrical resistance and high optical transparency. However, other contact patterns may be used as well.
Formation of these contacts is described below.
It will be understood by one of ordinary skill in the art, that the three cells, three- junction, solar cell structure 100, illustrated in Figure 1, is only one of may possible cell embodiments which can be used. In another embodiment, a complementary structure, with the polarities of one or more layers switched (i.e., n doped layers are, instead, p doped, and p doped layers are, instead, n doped) may be used. For example, the cell and diode configurations illustrated in the figures and discussed below, can be changed from n/p to p/n. Also, the doping concentrations or layer thicknesses may be varied.
Furthermore, in other embodiments, the solar cell structure 100 may include four or more photovoltaic cells, or only one or two cells. Similarly, the solar cell structure may alternatively include only one junction or two or more junctions. By way of example, in one embodiment, the cell structure 100 may include four junctions. It will also be appreciated that the term"formed over"as used herein does not limit a layer to being formed directly on top of another layer, and thus, a structure having a layer"formed over" another layer can include one or more additional layers formed between the two layers.
Furthermore, the solar cell structure 100 may include cells made from other materials, including but not limited to AlGaAs or InP. In other embodiments, the substrate 102 may be formed using a variety of different materials. For example, the solar cell 100 may use other semiconductors, including but not limited to GaAs, Si, or InP for the substrate, rather than the Ge substrate 102 illustrated in Figure 1. Alternatively, insulating substrates, such as sapphire, may be used. In one embodiment, the substrate 102 is a single crystal. If the solar cell structure 100 is intended for space use, such as on a space vehicle or satellite, then the cell materials are space-qualified for the appropriate space environment. For example, the solar cell structure 100 may be space qualified to operate in an AMO radiation environment.
Solar cell structures incorporating bypass diode protection, and their associated methods of fabrication, will now be described. Figure 2-9 illustrate the formation of solar cell structures having a Schottky diode formed at the junction of the Ge substrate and a metallic contact formed on the Ge substrate. More particularly, Figures 7 and 8 describe embodiments in which the Schottky diode is formed in a trough or recess extending through the solar cell structure down to the upper surface of the substrate (i.e., the surface on which the solar cell is grown). Figure 9 describes an embodiment in which the Schottky diode is formed on the back surface of the substrate.
In one embodiment, the solar cell structure having bypass diode protection is formed by first epitaxially growing the layers shown in Figure 1 by conventional MOCVD and/or MBE technologies. As shown in Figure 2, portions of the front surface of the layers are then protected with a photoresist layer 130, which is exposed through a photomask (not shown) patterned to create open areas in the front surface of the structure.
As shown in Figure 3, etching occurs through these open areas to form a trough 132 through the layers of the solar cell structure.
The etching process creates a trough 132 that extends down to the front surface of the n/p homojunction 104 in the germanium substrate 102, such that the exposed surface of the Ge substrate is in an arsenic doped region. In one embodiment, a etchant to remove layers 106-128 is HC1 and a mixed acid comprising H2SO4, H202, and H20 at a volume basis of (1 : 8: 5). Also, an HBr etchant with a Br percentage greater than about 48% can be used to etch the epi-grown layers.
In the illustrated embodiment, portions of the n/p homojunction 104 formed in the Ge substrate 102 are next removed within the trough 132 with a photoresist layer (not shown) and by using a second etchant, a solution of HF/H202/H2O prepared at various ratios. For example, the ratio can vary from (1: 1: 2) to (1: 1: 10) on a volume basis. The etching temperature can vary from about 20°C to about 35°C. As shown in Figure 4, this etching step leaves an island 152 in the trough 132, the island 152 being part of the Ge substrate 102. The front surface of the island 152 is n-type Ge, more As-doped germanium. A recess 154 surrounds the island 152, exposing portion a p-type 156 of the Ge substrate.
After masking to form the regions described above, the photoresist layers are removed using acetone to leave the structure solar cell structure shown in Figure 4.
Microstripping techniques may be used to remove any residual photoresist left remaining after the acetone removal process. One the photoresist layer is removed, the contact fabrication process, including corresponding photoresist coating, baking, exposing, developing, metal evaporation, and lift off operations, can take place.
To form contacts on the structure, photoresist layers (not shown) are coated over the whole front surface of the structure, including in the trough 132. The photoresist layers are then baked and exposed with a photomask which leaves opened areas where contacts are to be deposited to the front surface of the Ge substrate 102 on the island 152, to a small region of the exposed n-doped GaAs layer cap layer 128, and to the p-type Ge substrate surface 156. Metals are evaporated into the exposed areas and over the remaining photoresist layer. As shown in Figure 5, a front cell contact 134 is thereby formed on the cap layer 128, and contacts 136 and 158 are formed on the front surface of the island 152 in the trough 132. A fourth contact 160 is provided on the exposed surface 156 of the p-type Ge substrate. The contact 136 is made of a titanium material or other types of materials such as, for example Ti/Pd/Ag, to facilitate the formation of a Schottky diode as described below. The contact 134 may similarly be made of titanium or other suitable material. The contact 158 is made of gold or other suitable material, and the contact 160 is made of gold, titanium or other suitable material.
In addition to these contacts, the photoresist also provides open slots to provide gridlines and bars/pad contacts to the cell. Next, a lift-off process is performed. The solar cell structure 100 is immersed in acetone, causing the photoresist to swell, and thereby breaks the metal film everywhere except on the regions designated to retain contacts, including contacts 134,136, 158 and 160.
As shown in Figure 6, a back metal contact 138 is formed by evaporating a metallic material such as, for example Ag, over the back surface of the Ge substrate 102.
The contacts 134,136, 158,160 and 138 are then heat-treated or sintered at about 400°C for about 5 minutes. Ohmic contacts are thereby formed between layer 134 and cap layer 128, and layer 138 and substrate 102. Ohmic contacts are also formed between the contact 158 and the n-type island 152, and the contact 160 and the p-type substrate 102. It will be appreciated that the contact 160 need not be provided on the front surface of the substrate, and therefore, could be provided at a p-type portion of the substrate on the back as well. A Schottky diode 142, described below, is formed between the As-doped Ge 152 and contact 136. A further processing step (not shown) may also include using the front contact metal 134 as an etch-mask, and etching the GaAs cap layer 128 off a major part of the exposed front surface. The cap layer 128 remains under the metallized areas, forming part of a low resistance contact mechanism. Using a resist mask to protect the front metallic area, on the rest of the surface an anti-reflecting layer may be deposited.
As shown in Figure 7, the solar cell structure 100 is completed by forming a first interconnect 162 between the contact 158 and the germanium substrate contact 160. It will be appreciated that the contact 158, the interconnect 162 and the contact 160 could be made from on piece of material. In one embodiment, the interconnects may be jumper bars made of a material such as silver, although other suitable materials, such as silver coated invar, covar or other alloys and metals may be used as well.
The interface of the metallic diode contact 136 and the As-doped semiconductor substrate 152 forms a Schottky diode 142. In one embodiment, the contacts are sintered at a temperature of about 400°C for about 5 minutes, although sintering temperatures in the range of about 350°C to 450°C can also be used. In another embodiment, sintering takes place at a temperature less than about 450°C in order to avoid formation of a high ohmic resistance contact between the contact 136 and the As-doped island 152. In one embodiment, after the metallic contacts are sintered, a second sintering step can be used to make the contacts stronger without damaging the diode characteristics. This second sintering takes place at 300°C for about 5 minutes. The Schottky diode provides protection against reverse biasing for the top, middle and bottom cells of the solar cell structure across which it is connected by the interconnects 140 and 162. It will be appreciated that the Schottky diode can also be formed to protect a fewer or greater number of cells. By proper interconnection, the Schottky diode can be used to protect both p/n and n/p solar cells.
It will be appreciated that, for one embodiment, the formation of the Schottky diode is facilitated by the selection of a highly As doped germanium substrate such as, for example, on the order of about 5 x 1016 cm~3 or higher. This doping can occur during n- type Ge ingot growth or by As diffusion during GaAs growth (for both n-type Ge and p- Type Ge). In the embodiment described above, the Ge substrate 102 is doped with Ga to make it p-type, and the following MOCVD process will diffuse high concentration As into the Ge substrate at layer 152. This layer of As-doped Ge 152 can generate a Schottky diode with the Ti alloy 136 used as a metal contact. For an n-type Ge substrate, if As is used as the n-type dopant, a Schottky diode can be formed by Ti alloy deposition without additional As diffusion. In one embodiment, the diode contacts are formed of a titanium material such as, for example, a Ti/Pd/Ag alloy. However, other metals or alloys, including but not limited to Ti/Au/Ag and Ti/Ge/Ni/Ag, can also form a Ge-Schottky diode.
Figure 8 illustrates another embodiment of a solar cell structure 100 similar to the embodiment of Figure 7. However, instead of using a jumper bar, the front cell contact 134 and the diode contact 136 are electrically connected with an interconnect 140 running along the walls of the trough 132. An insulating material 144, which may be a polyimide material, separates the metallic interconnect from the walls of the trough. Other materials, such A1203, TiOx, and other inorganic materials can also function as the insulator. For the connection 162 between the contact 158 and the p-type Ge contact 160, a second insulating material 146 can be used to separate the interconnect 162 from the walls of the island 152.
Figure 9 illustrates another embodiment of a solar cell structure having bypass diode protection. In this embodiment, a Schottky diode 142 is positioned on the back surface of the Ge substrate 102. To form this structure, the layers as shown in Figure 1 are first deposited. In one embodiment, the Ge substrate is doped with As at the back surface, with doping occurring during ingot growth from residual GaAs inside the MOCVD chamber, or by a specific As diffusion step by turning the Ge wafer upside down. This forms as As-doped region 164 at the bottom surface of the substrate. Then, the front contact 134 is formed as described above. The back contact 138 is formed, with a mask protecting an area of the back surface of the Ge substrate 102 in order to form a recess 148.
To form the diode contact 136 in the recess 148, a photoresist layer is coated over the entire back surface, and is baked an exposed with a photomask to leave opened areas where the contact is to be deposited to the back surface of the substrate. In one embodiment, the metallic diode contact, which may be a titanium material or a Ti/Pd/Ag alloy, is evaporated into the exposed area and over the remaining photoresist layer. A lift- off process is used to remove the photoresist, by immersing the solar cell structure in acetone, causing the photoresist to swell, and thereby breaks the metal film everywhere except on the regions designated to retain the diode contact 136.
The interface of the metallic diode contact 136 and the Ge substrate 102 at As- doped region 164 forms a Schottky diode in the recess 148. In one embodiment, the back side metal contact 138 is Au/Ge/Ni/Ag, which will not form a Schottky diode with the Ge substrate. The Schottky diode 142 is electrically connected with the front contact using a C-clamp 150, which is made of Ag or other suitable material. Thus, the C-clamp electrically connects the diode across all of the photovoltaic cells.
A second contact 162 is provided on the back surface of the Ge substrate 102 to connect the n-type Ge substrate with the surrounding p-type Ge substrate. Thus, a contact 164 is formed on a p-type portion of the back surface, and an interconnect 170 is used to adjoin the contacts 166 and 168. As described above, the second contact on the As-doped portion of the germanium substrate, and the contact 168 may be made of titanium, gold or other suitable materials to form an ohmic contact with the p-type portion of the substrate.
A variety of other interconnect techniques may be used to connect the solar cell structure to the Schottky diodes discussed above. The final choice may depend on the additional complexity and the effect on cell yields and costs which results from the use of these alternative approaches.
Using at least some of the techniques described above, a solar cell incorporating a Schottky diode with cascaded cells has achieved efficiencies of well over 25%, and even over 27.0%. These efficiencies are comparable to conventional cascade cells lacking the Schottky diode. In one embodiment, a Schottky diode made with a Ge substrate has a forward bias voltage drop of approximately 0.3 to 0.6 volts when conducting 400 mA of forward current. Thus, compared to the forward voltage of an integrally formed GaAs bypass diode (1.6 V at 1 Isc and 2.1 V at 6 Isc), such as described in copending U. S.
Patent Application Serial No. 09/314,597, filed May 19,1999, the Ge diode generates less heat during operation. The leakage current of the Schottky diode, tested at-2. 5V, is about - 0. 2 to-1.1 mA. This falls well within a standard required specification of-0.6 mA.
Figure 10 illustrates a device 1000 with a series of interconnected solar cell structures having bypass diodes protection in accordance to one embodiment of the present invention. In one embodiment, the solar cell structures 1002-1006 are multijunction solar cell structures as shown in Figure 7. The solar cell structures 1002- 1006 further contain bypass diodes 1010-1014 and the bypass diodes 1010-1014 are deposited on the solar cell structures 1002-1006 for providing reverse bias protection.
The device 1000 further includes cell interconnections 1020-1024 as coupling mechanism between individual solar cells. In one embodiment, the bypass diodes 1010-1014 are Schottky diodes wherein one terminal of the Schottky diode is connected to the substrate of the solar cell while the other terminal of the Schottky diode is connected to the front cell contacts via interconnecting wires 1030. It should be apparent to one skill in the art that other arrangements between the solar cells or solar cell structures are possible.
When the solar cell structures 1002-1006 are exposed to light, each illuminated cell, in one embodiment, becomes forward biased and generates power and/or electrical current. As discussed earlier, when the solar cell structure is in forward bias mode, the bypass diode, such as for example a Schottky diode, comes reverse biased. In operation, the solar cell structure 1002 generates electrical current and passes the current from the solar cell structure 1002 to the solar cell structure 1004 through the cell interconnection 1020. Similarly, the solar cell structure 1004 transports the electrical current to the solar cell structure 1006 via the cell connection 1022. It should be apparent to one skilled in the art that other arrangements of the solar cell structures are possible within the framework of the present invention.
Figure 11 illustrates a solar cell structure 1100 having bypass diode for reverse bias protection when the solar cell structure 1100 is under the shadow. The solar cell structure 1100 is connected with a first cell connection 1110 for receiving electrical current and a second cell connection 1112 for sending the electrical current. The solar cell structure 1100 further includes a bypass diode 1104 for providing reverse bias protection. In one embodiment, the bypass diode 1104 is a Schottky diode.
In operation, when the solar cell structure 1102 is shadowed or not exposed to the light, the shadowed solar cell structure 1102, in one embodiment, comes the reverse biased while the bypass diode, such as a Schottky diode, comes forward biased. As illustrated in Figure 11, the bypass diode passes electrical current received from the cell connection 1110 to the stage, which is not shown in Figure 11, via the cell connection 1112. In other words, when the solar cell structure 1102 is shadowed, current through the shadowed structure 1102 becomes limited and the shadowed structure becomes reverse biased. The bypass diode connected across the shadowed structure in turn becomes forward biased. Most of the current will flow through the bypass diode 1104 rather than through the shadowed structure 1102, thereby allowing current to continue flowing through the shadowed structure 1102. In addition, the bypass diode 1104 limits the reverse bias voltage across the shadowed structure 1102, thereby protecting the shadowed structure 1102. It should be apparent to one skilled in the art that this concept can be applied to various related solar cell structure arrangements.
In the foregoing specification the invention has been described with reference to specific exemplary embodiments thereof. It will, however, be evident that various modifications and changes may be made thereto without departing from the broader scope of the invention. The specification and drawings are, accordingly, to be regarded in an illustrative rather than restrictive sense.
「特表2005-512306およびWO2003012880より引用」
[Claims] 調整可能なＣＶＤダイアモンド構造体
【特許請求の範囲】
【請求項１】
合成単結晶ダイアモンドを形成する方法であって、下記の工程：
ａ）１以上の不純物および１以上の同位炭素を組み込んだ第１合成ダイアモンド層を化学蒸着法により基板上に形成する工程、および
ｂ）対応レベルの格子歪みを有する所定の格子定数を有する第１合成ダイアモンド層を形成するために、前記第１合成ダイアモンド層の形成中に前記１以上の同位炭素および前記１以上の不純物の濃度を選択する工程
を含む方法。
【請求項２】
第１合成ダイアモンド層を形成する工程が、１以上の不純物を組込むことにより第１合成ダイアモンド層の原子間隔を拡張させ、かつ１以上の同位炭素を組み込むことにより第１合成ダイアモンド層の原子間隔を縮小させることを含む、請求項１に記載の方法。
【請求項３】
１以上の不純物を組み込むことによる拡張効果で、形成される第１合成ダイアモンド層に格子歪みを導入する、請求項２に記載の方法。
【請求項４】
１以上の同位炭素および１以上の不純物の濃度を選択する工程が、第１合成ダイアモンド層の形成中に第１合成ダイアモンド層に導入される格子歪みが特定レベルに調整されるかまたは実質的に排除されるかのいずれかであるように、第１合成ダイアモンド層の形成において、１以上の不純物を組み込むことによる拡張効果を１以上の同位炭素を組み込むことによる縮小効果により相殺することを含む、請求項２に記載の方法。
【請求項５】
格子歪みのレベルが、第１合成ダイアモンド層の格子定数が天然ダイアモンドの格子定数といかに異なるかの程度に対応する、請求項１に記載の方法。
【請求項６】
純粋ダイアモンドの格子定数に対する第１合成ダイアモンド層の格子定数と純粋ダイアモンドの格子定数間の差からなる比率が、第１合成ダイアモンド層をその層の損傷を生じることなく形成することができる臨界厚さを決定することに用いられる、請求項５に記載の方法。
【請求項７】
１以上の不純物の濃度がダイアモンド層中で増大するにつれて第１合成ダイアモンド層の臨界厚さが低下する、請求項６に記載の方法。
【請求項８】
第１合成ダイアモンド層の臨界厚さが、それを超えると、ダイアモンド構造における転位とそれに続くダイアモンド構造の破損をもたらすレベルである、請求項６に記載の方法。
【請求項９】
第１合成ダイアモンド層における転位の形成を、引張および圧縮状態を交互に発現する一連の合成ダイアモンド層を化学蒸着法によってさらに形成することにより、低減するかまたは排除することができる、請求項８に記載の方法。
【請求項１０】
１以上の第２合成ダイアモンド層が、化学蒸着法により第１合成ダイアモンド層上に成長でき、かつ実質的に歪みを有しないように、一連の交互合成ダイアモンド層で、交互合成ダイアモンド層の平面中に転位を再び方向づける、請求項９に記載の方法。
【請求項１１】
形成しようとする第１合成ダイアモンド層の格子定数を最初に決定する工程をさらに含む、請求項１に記載の方法。
【請求項１２】
形成しようとする第１合成ダイアモンド層の臨界厚さを最初に決定する工程をさらに含む、請求項１に記載の方法。
【請求項１３】
基板と第１合成ダイアモンド間の格子適合または不適合の制御されたレベルを有する単結晶合成ダイアモンドが形成される、請求項１に記載の方法。
【請求項１４】
格子適合の制御されたレベルが、実質的に揃えられた格子定数を有する各第１合成ダイアモンド層および基板を含む、請求項１３に記載の方法。
【請求項１５】
第１合成ダイアモンド層および基板のそれぞれが実質的に格子歪みを有さない、請求項１４に記載の方法。
【請求項１６】
格子不適合の制御されたレベルが、基板の格子定数に揃えられない格子定数を有する第１合成ダイアモンド層を含む、請求項１３に記載の方法。
【請求項１７】
第１合成ダイアモンド層があるレベルの格子歪みを有し、基板が実質的に格子歪みを有さない、請求項１６に記載の方法。
【請求項１８】
第１合成ダイアモンド層が実質的に格子歪みを有さず、基板があるレベルの格子歪みを有する、請求項１６に記載の方法。
【請求項１９】
第１合成ダイアモンド層および基板がそれぞれあるレベルの格子歪みを有し、但し、基板に対する第１合成ダイアモンド層の形成は、効果的ではあるが完全ではないダイアモンド層と基板の格子定数のアライメントをもたらす、請求項１６に記載の方法。
【請求項２０】
第１合成ダイアモンド層が引張下にあり、基板が圧縮下にある、請求項１９に記載の方法。
【請求項２１】
第１合成ダイアモンド層が圧縮下にあり、基板が引張下にある、請求項１９に記載の方法。
【請求項２２】
効果的ではあるが完全ではない格子定数のアライメントが、第１合成ダイアモンド層および基板上で引張および圧縮力を相殺することにより達成される、請求項１９に記載の方法。
【請求項２３】
１以上の不純物の組込みが、ダイアモンド形成過程の間に１以上の不純物を添加することを含む、請求項１に記載の方法。
【請求項２４】
１以上の不純物の組込みが、ダイアモンド形成過程の後に１以上の不純物を添加することを含む、請求項１に記載の方法。
【請求項２５】
基板が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有する純粋ダイアモンド層を含む、請求項１に記載の方法。
【請求項２６】
基板が、高圧、高温法により形成されたダイアモンド層を含む、請求項１に記載の方法。
【請求項２７】
基板が、化学蒸着法により形成されたダイアモンド層を含む、請求項１に記載の方法。
【請求項２８】
ダイアモンド層が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有し、実質的に格子歪みを有さない純粋ダイアモンドに実質的に同じである、請求項２７に記載の方法。
【請求項２９】
基板が、１以上の同位炭素を含む、請求項２７に記載の方法。
【請求項３０】
基板が、１以上の同位炭素および１以上の不純物を含む、請求項２７に記載の方法。
【請求項３１】
１以上の同位炭素が、13Ｃ同位元素を含む、請求項１に記載の方法。
【請求項３２】
１以上の同位炭素が、13Ｃ同位元素および12Ｃ同位元素両方の組合せを含む、請求項１に記載の方法。
【請求項３３】
原子間隔が、12Ｃ同位元素においてよりも13Ｃ同位元素において小さい、請求項３２に記載の方法。
【請求項３４】
１以上の不純物が、１以上の同位炭素の原子サイズよりも大きい原子サイズを有する、請求項１に記載の方法。
【請求項３５】
第１合成ダイアモンド層が、１以上の不純物の使用なしで同様に調製されたダイアモンド層に比べて、１以上の不純物の使用を通して増強された電気的、機械的、または光学的特性を提供する、請求項１に記載の方法。
【請求項３６】
１以上の不純物が、ホウ素、窒素、リチウム、燐、および硫黄からなる群から選択される、請求項１に記載の方法。
【請求項３７】
請求項１に記載の方法により形成された単結晶合成ダイアモンド。
【請求項３８】
ａ）所定の操作用に保証される特定の電気パラメータを有する電気デバイスを設計し、
ｂ）特定の電気パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより電気デバイスを造りだす、
工程を含む、電気デバイスを製造する方法。
【請求項３９】
特定の電気パラメータを有する電気デバイスを設計する工程が、抵抗率、絶縁破壊電圧、担体寿命、電子移動度、正孔移動度、電荷収集距離、バンドギャップ、および耐酸化度からなる群から電気パラメータを選択することを含む、請求項３８に記載の方法。
【請求項４０】
請求項３８に記載の方法により製造された電気デバイス。
【請求項４１】
電気デバイスが、半導体デバイス、電界効果トランジスタ、発光ダイオード、高電圧スイッチ、ｐ−ｎ接合、ショットキーダイオード、外科デバイス接触面、センサー、検出器、電極、フィルタ、および量子計算デバイスからなる群から選択される、請求項４０に記載の電気デバイス。
【請求項４２】
ａ）所定の操作用に保証される特定の光学パラメータを有する光学デバイスを設計し、
ｂ）特定の光学パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより光学デバイスを造りだす、
工程を含む、光学デバイスを製造する方法。
【請求項４３】
特定の光学パラメータを有する光学デバイスを設計する工程が、屈折率、伝達効率、およびバンドギャップからなる群から光学パラメータを選択することを含む、請求項４２に記載の方法。
【請求項４４】
請求項４２に記載の方法により製造された光学デバイス。
【請求項４５】
光学デバイスが、導波路、ウィンドウ、宝石原石、金床、発光ダイオード、およびフィルタからなる群から選択される、請求項４４に記載の光学デバイス。
【請求項４６】
ａ）所定の操作用に保証される特定の機械パラメータを有する産業用デバイスを設計し、
ｂ）特定の機械パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより機械デバイスを造りだす、
工程を含む、産業用デバイスを製造する方法。
【請求項４７】
特定の機械パラメータを有する産業用デバイスを設計する工程が、硬度、熱膨張、不活性度、耐磨耗性、摩擦、熱伝導度、および耐酸化度からなる群から機械パラメータを選択することを含む、請求項４６に記載の方法。
【請求項４８】
請求項４６に記載の方法により製造された産業用デバイス。
【請求項４９】
産業用デバイスが、刃具、当板、ベアリング、ワイヤーダイ、研磨材、ヒートスプレッダー、ワイヤーダイ、マイクロトーム、およびスペーサからなる群から選択される、請求項４８に記載の産業用デバイス。
【請求項５０】
ａ）１以上の不純物、および
ｂ）１以上の同位炭素、を含み、これらの１以上の同位炭素および１以上の不純物が、化学蒸着法により形成される第１合成ダイアモンド層が所定の格子定数を有するように選択された濃度にある、第１合成ダイアモンド層。
【請求項５１】
所定の格子定数を有する基板をさらに含み、前記第１合成ダイアモンド層は、化学蒸着法により基板上に形成され、基板および第１合成ダイアモンド層は一定レベルの格子歪みを有する第１合成ダイアモンド層を伴う合成単結晶ダイアモンドを形成する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５２】
単結晶合成ダイアモンドにおける第１合成ダイアモンド層および基板が、第１合成ダイアモンド層および基板用に実質的に揃えられた格子定数を提供するために格子適合される、請求項５１に記載の第１合成ダイアモンド層。
【請求項５３】
単結晶合成ダイアモンドにおける第１合成ダイアモンド層および基板が、互いに関連して揃えられない第１合成ダイアモンド層および基板用に格子定数を提供するために格子不適合化される、請求項５１に記載の第１合成ダイアモンド層。
【請求項５４】
１以上の同位炭素が、13Ｃ同位元素を含む、請求項５０に記載の第１合成ダイアモンド層。
【請求項５５】
１以上の同位炭素が、13Ｃ同位元素および12Ｃ同位元素両方の組合せを含む、請求項５０に記載の第１合成ダイアモンド層。
【請求項５６】
原子間隔が、12Ｃ同位元素においてよりも13Ｃ同位元素において小さい、請求項５５に記載の第１合成ダイアモンド層。
【請求項５７】
１以上の不純物が、１以上の同位炭素の原子サイズよりも大きい原子サイズを有する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５８】
第１合成ダイアモンド層が、１以上の不純物の使用なしで同様に調製されるダイアモンド層に比べて、１以上の不純物の使用を通して増強された電気的、機械的、または光学的特性を提供する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５９】
１以上の不純物が、ホウ素、窒素、リチウム、燐、および硫黄からなる群から選択される、請求項５０に記載の第１合成ダイアモンド層。
【請求項６０】
基板が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有する純粋ダイアモンド層を含む、請求項５１に記載の方法。
【請求項６１】
基板が、高圧、高温法により形成されたダイアモンド層を含む、請求項５１に記載の方法。
【請求項６２】
基板が、化学蒸着法により形成されたダイアモンド層を含む、請求項５１に記載の方法。
【請求項６３】
ダイアモンド層が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有し、実質的に格子歪みを有さない純粋ダイアモンドに実質的に同じである、請求項６２に記載の方法。
【請求項６４】
ダイアモンドの層が、１以上の同位炭素を含む、請求項６２に記載の方法。
【請求項６５】
ダイアモンドの層が、１以上の同位炭素および１以上の不純物を含む、請求項６４に記載の方法。
【請求項６６】
基板が、第１合成ダイアモンド層における転位の形成を次にもたらす転位を包含する、請求項１に記載の方法。
【請求項６７】
基板が転位を包含し、かつ前記方法が、イオン注入された基板表面上に形成される第１合成ダイアモンド層内の転位の形成を低減するかまたは排除するために適合される圧縮層を形成するために、基板の表面中にイオンを注入する工程をさらに含む、請求項６６に記載の方法。
【請求項６８】
ａ）その上に形成される合成ダイアモンド層内の転位の形成を低減するかまたは排除するために適合される圧縮層を形成するために、基板表面中にイオンを注入し、そして
ｂ）化学蒸着法により基板の圧縮層上に第１合成ダイアモンド層を形成する、
工程を含む合成単結晶ダイアモンドを形成する方法。
【請求項６９】
イオン注入が、実質的に歪みを全く有さない第１合成ダイアモンド層が成長することができるように基板内の転位を再び方向づけする、請求項６８に記載の方法。
【請求項７０】
第１合成ダイアモンド層内に１以上の不純物または１以上の同位炭素、または両方を組み込む工程をさらに含む、請求項６８に記載の方法。
【請求項７１】
対応するレベルの格子歪みを有する所定の格子定数を有する第１合成ダイアモンド層を形成するために１以上の同位炭素および／または１以上の不純物それぞれの濃度を選択する工程をさらに含む、請求項７０に記載の方法。
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What is claimed is:
1. A method of forming a synthetic monocrystalline diamond comprising the steps of:
a) forming on a substrate by a chemical vapor deposition process a first synthetic diamond layer incorporating one or more impurities and one or more carbon isotopes; and
b) selecting concentrations of the one or more carbon isotopes and the one or more impurities during the formation of the first synthetic diamond layer, in order to form the first synthetic diamond layer with a predetermined lattice constant having a conesponding level of lattice strain.
2. The method of claim 1, wherein the step of forming the first synthetic diamond layer comprises expanding atomic spacing of the first synthetic diamond layer by incoφorating the one or more impurities and contracting atomic spacing of the first synthetic diamond layer by incoφorating the one or more carbon isotopes.
3. The method of claim 2, wherein the expanding effect of incoφorating the one or more impurities introduces lattice strain to the formed first synthetic diamond layer.
4. The method of claim 2, wherein the step of selecting the concentrations of the one or more carbon isotopes and the one or more impurities comprises counteracting the expanding effect of incoφorating the one or more impurities with the contracting effect of incoφorating the one or more carbon isotopes in forming the first synthetic diamond layer such that the lattice strain introduced to the first synthetic diamond layer during its formation is either tailored to a specific level or substantially eliminated.
5. The method of claim 1, wherein the level of lattice strain coπesponds to how much the lattice constant of the first synthetic diamond layer varies from a lattice constant of natural diamond.
6. The method of claim 5, wherein a ratio comprised of a difference between the lattice constant of the first synthetic diamond layer and the lattice constant of pure diamond over the lattice constant of pure diamond is used in determining a critical thickness that the first synthetic diamond layer can be formed to without damaging the layer.
7. The method of claim 6, wherein the critical thickness of the first synthetic diamond layer decreases as the concentration of the one or more impurities increases in the diamond layer.
8. The method of claim 6, wherein the critical thickness of the first synthetic diamond layer is the level which if exceeded results in dislocations in the diamond structure followed by a fracturing of the diamond structure.
9. The method of claim 8, wherein the formation of the dislocations in the first synthetic diamond layer can be lessened or eliminated by further forming by a chemical vapor deposition process a series of synthetic diamond layers that alternate in tension and compression thereon.
10. The method of claim 9, wherein the series of alternating synthetic diamond layers would redirect the dislocations into the plane of the alternating synthetic diamond layers such that one or more second synthetic diamond layers could be grown by a chemical vapor deposition process onto the first synthetic diamond layer and have substantially no strain.
11. The method of claim 1 , further comprising the step of initially determining the lattice constant of the first synthetic diamond layer to be formed.
12. The method of claim 1, further comprising the step of initially determining a critical thickness of the first synthetic diamond layer to be formed.
13. The method of claim 1, wherein the monocrystalline synthetic diamond is formed having a controlled level of lattice match or mismatch between the substrate and the first synthetic diamond.
14. The method of claim 13, wherein the controlled level of lattice match comprises each of the first synthetic diamond layer and the substrate having substantially aligned lattice constants.
15. The method of claim 14, wherein each of the first synthetic diamond layer and the substrate have substantially no lattice strain.
16. The method of claim 13, wherein the controlled level of lattice mismatch comprises the first synthetic diamond layer having a lattice constant that is not aligned with a lattice constant of the substrate.
17. The method of claim 16, wherein the first synthetic diamond layer has a level of lattice strain and the substrate has substantially no lattice strain.
18. The method of claim 16, wherein the first synthetic diamond layer has substantially no lattice strain and the substrate has a level of lattice strain.
19. The method of claim 16, wherein the first synthetic diamond layer and the substrate each have a level of lattice strain, but the formation of the first synthetic diamond layer to the substrate results in effectively but not literally aligning the lattice constants of the diamond layer and the substrate.
20. The method of claim 19, wherein the first synthetic diamond layer is under tension and the substrate is under compression.
21. The method of claim 19, wherein the first synthetic diamond layer is under compression and the substrate is under tension.
22. The method of claim 19, wherein the effective but not literal alignment of the lattice constants is attained by counteracting tensile and compressive forces on the first synthetic diamond layer and the substrate.
23. The method of claim 1, wherein the incoφoration of one or more impurities comprises adding the one or more impurities during the diamond formation process.
24. The method of claim 1, wherein the incoφoration of one or more impurities comprises adding the one or more impurities after the diamond formation process.
25. The method of claim 1, wherein the substrate comprises a layer of pure diamond having about 99%> 12C isotope and about l%o 13C isotope.
26. The method of claim 1 , wherein the substrate comprises a layer of diamond formed by a high pressure, high temperature process.
27. The method of claim 1 , wherein the substrate comprises a layer of diamond formed by a chemical vapor deposition process.
28. The method of claim 27, wherein the layer of diamond is substantially similar to pure diamond having about 99%> 12C isotope and about 1%> 13C isotope and substantially no lattice strain.
29. The method of claim 27, wherein the substrate comprises one or more carbon isotopes.
30. The method of claim 27, wherein the substrate comprises one or more carbon isotopes and one or more impurities.
31. The method of claim 1 , wherein the one or more carbon isotopes comprises l 3C isotope.
32. The method of claim 1, wherein the one or more carbon isotopes comprises a combination of both 13C isotope and 12C isotope.
33. The method of claim 32, wherein the atomic spacing is smaller in the
1 1 19
C isotope than in the C isotope.
34. The method of claim 1 , wherein the one or more impurities has an atomic size that is larger than an atomic size of the one or more carbon isotopes.
35. The method of claim 1, wherein the first synthetic diamond layer provides enhanced electrical, mechanical, or optical properties through the use of the one or more impurities as compared to a diamond layer similarly prepared without the use of the one or more impurities.
36. The method of claim 1 , wherein the one or more impurities is selected from a group consisting of boron, nitrogen, lithium, phosphorous, and sulfur.
37. A monocrystalline synthetic diamond formed according to the method of claim 1.
38. A method of fabricating an electrical device, comprising the steps of: a) designing the electrical device having specific electrical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific electrical parameters; and
c) creating the electrical device with the monocrystalline synthetic diamond.
39. The method of claim 38, wherein the step of designing the electrical device having specific electrical parameters comprises selecting electrical parameters from the group consisting of resistivity, breakdown voltage, canier lifetime, electron mobility, hole mobility, charge collection distance, bandgap, and oxidation resistivity. 40. An electrical device fabricated according to the method of claim 38.
41. The electrical device of claim 40, wherein the electrical device is selected from the group consisting of semiconductor devices, field effect transistors, light emitting diodes, high voltage switches, p-n junctions, Schottky diodes, surgical device contact surfaces, sensors, detectors, electrodes, filters, and quantum computing devices.
42. A method of fabricating an optical device, comprising the steps of:
a) designing the optical device having specific optical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific optical parameters; and
c) creating the optical device with the monocrystalline synthetic diamond. 43. The method of claim 42, wherein the step of designing the optical device having specific optical parameters comprises selecting optical parameters from the group consisting of index of refraction, transmission efficiency, and bandgap.
44. An optical device fabricated according to the method of claim 42.
45. The optical device of claim 44, wherein the optical device is selected from the group consisting of waveguides, windows, gemstones, anvils, light emitting diodes, and filters.
46. A method of fabricating an industrial device, comprising the steps of: a) designing the industrial device having specific mechanical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific mechanical parameters; and
c) creating the mechanical device with the monocrystalline synthetic diamond.
47. The method of claim 46, wherein the step of designing the industrial device having specific mechanical parameters comprises selecting mechanical parameters from the group consisting of hardness, thermal expansion, inertness, wear resistance, friction, thermal conductivity, and oxidation resistivity.
48. An industrial device fabricated according to the method of claim 46.
49. The industrial device of claim 48, wherein the industrial device is selected from the group consisting of cutting tools, wear plates, bearings, wire dies, abrasives, heat spreaders, wire dies, microtomes, and spacers.
50. A first synthetic diamond layer, the layer comprising: a) one or more impurities; and
b) one or more carbon isotopes, the one or more carbon isotopes and the one or more impurities in selected concentrations such that the first synthetic diamond layer formed by a chemical vapor deposition process has a predetermined lattice constant.
51. The first synthetic diamond layer of claim 50, further comprising a substrate having a given lattice constant, the first synthetic diamond layer formed on the substrate by a chemical vapor deposition process, the substrate and the first synthetic diamond layer forming a synthetic monocrystalline diamond with the first synthetic diamond layer having a level of lattice strain.
52. The first synthetic diamond layer of claim 51, wherein the first synthetic diamond layer and the substrate in the monocrystalline synthetic diamond are lattice matched so as to provide substantially aligned lattice constants for the first synthetic diamond layer and the substrate.
53. The first synthetic diamond layer of claim 51, wherein the first synthetic diamond layer and the substrate in the monocrystalline synthetic diamond are lattice mismatched so as to provide lattice constants for the first synthetic diamond layer and the substrate that are not aligned in relation to each other.
54. The first synthetic diamond layer of claim 50, wherein the one or more carbon isotopes comprises 13C isotope.
55. The first synthetic diamond layer of claim 50, wherein the one or more carbon isotopes comprises a combination of both 13C isotope and 1 C isotope.
56. The first synthetic diamond layer of claim 55, wherein the atomic
? 1 19
spacing is smaller in the C isotope than in the C isotope.
57. The first synthetic diamond layer of claim 50, wherein the one or more impurities has an atomic size that is larger than an atomic size of the one or more carbon isotopes.
58. The first synthetic diamond layer of claim 50, wherein the first synthetic diamond layer provides enhanced electrical, mechanical, or optical properties through the use of the one or more impurities as compared to a diamond layer similarly prepared without the use of the one or more impurities.
59. The first synthetic diamond layer of claim 50, wherein the one or more impurities is selected from a group consisting of boron, nitrogen, lithium,
phosphorous, and sulfur.
60. The method of claim 51 , wherein the substrate comprises a layer of pure diamond having about 99%> 12C isotope and about 1%> ' C isotope.
61. The method of claim 51 , wherein the substrate comprises a layer of diamond formed by a high pressure, high temperature process.
62. The method of claim 51, wherein the substrate comprises a layer of diamond formed by a chemical vapor deposition process.
63. The method of claim 62, wherein the layer of diamond is substantially
1 9 1
similar to pure diamond having about 99%> C isotope and about 1%> C isotope and substantially no lattice strain.
64. The method of claim 62, wherein the layer of diamond comprises one or more carbon isotopes.
65. The method of claim 64, wherein the layer of diamond comprises one or more carbon isotopes and one or more impurities.
66. The method of claim 1, wherein the substrate includes dislocations, which in turn lead to the formation of dislocations in the first synthetic diamond layer.
67. The method of claim 66, wherein the substrate includes dislocations and the method further comprises the step of implanting ions into a surface of the substrate so as to form a compression layer adapted to lessen or eliminate the formation of the dislocations within the first synthetic diamond layer formed on the implanted substrate surface.
68. A method of forming a synthetic monocrystalline diamond comprising the steps of:
a) implanting ions into a substrate surface so as to form a compression layer adapted to lessen or eliminate the formation of dislocations within a synthetic diamond layer formed thereon; and
b) forming a first synthetic diamond layer on the compression layer of the substrate by a chemical vapor deposition process.
69. The method of claim 68, wherein the ion implantation redirects dislocations within the substrate such that the first synthetic diamond layer can be grown having substantially no strain.
70. The method of claim 68, further comprising the step of incoφorating one or more impurities or one or more carbon isotopes, or both, within the first synthetic diamond layer.
71. The method of claim 70, further comprising the step of selecting respective concentrations of the one or more carbon isotopes and/or the one or more impurities in order to form the first synthetic diamond layer with a predetermined lattice constant having a conesponding level of lattice strain.
「特表2006-512270およびWO2004059046より引用」
【請求項１】
合成単結晶ダイアモンドを形成する方法であって、下記の工程：
ａ）１以上の不純物および１以上の同位炭素を組み込んだ第１合成ダイアモンド層を化学蒸着法により基板上に形成する工程、および
ｂ）対応レベルの格子歪みを有する所定の格子定数を有する第１合成ダイアモンド層を形成するために、前記第１合成ダイアモンド層の形成中に前記１以上の同位炭素および前記１以上の不純物の濃度を選択する工程
を含む方法。
【請求項２】
第１合成ダイアモンド層を形成する工程が、１以上の不純物を組込むことにより第１合成ダイアモンド層の原子間隔を拡張させ、かつ１以上の同位炭素を組み込むことにより第１合成ダイアモンド層の原子間隔を縮小させることを含む、請求項１に記載の方法。
【請求項３】
１以上の不純物を組み込むことによる拡張効果で、形成される第１合成ダイアモンド層に格子歪みを導入する、請求項２に記載の方法。
【請求項４】
１以上の同位炭素および１以上の不純物の濃度を選択する工程が、第１合成ダイアモンド層の形成中に第１合成ダイアモンド層に導入される格子歪みが特定レベルに調整されるかまたは実質的に排除されるかのいずれかであるように、第１合成ダイアモンド層の形成において、１以上の不純物を組み込むことによる拡張効果を１以上の同位炭素を組み込むことによる縮小効果により相殺することを含む、請求項２に記載の方法。
【請求項５】
格子歪みのレベルが、第１合成ダイアモンド層の格子定数が天然ダイアモンドの格子定数といかに異なるかの程度に対応する、請求項１に記載の方法。
【請求項６】
純粋ダイアモンドの格子定数に対する第１合成ダイアモンド層の格子定数と純粋ダイアモンドの格子定数間の差からなる比率が、第１合成ダイアモンド層をその層の損傷を生じることなく形成することができる臨界厚さを決定することに用いられる、請求項５に記載の方法。
【請求項７】
１以上の不純物の濃度がダイアモンド層中で増大するにつれて第１合成ダイアモンド層の臨界厚さが低下する、請求項６に記載の方法。
【請求項８】
第１合成ダイアモンド層の臨界厚さが、それを超えると、ダイアモンド構造における転位とそれに続くダイアモンド構造の破損をもたらすレベルである、請求項６に記載の方法。
【請求項９】
第１合成ダイアモンド層における転位の形成を、引張および圧縮状態を交互に発現する一連の合成ダイアモンド層を化学蒸着法によってさらに形成することにより、低減するかまたは排除することができる、請求項８に記載の方法。
【請求項１０】
１以上の第２合成ダイアモンド層が、化学蒸着法により第１合成ダイアモンド層上に成長でき、かつ実質的に歪みを有しないように、一連の交互合成ダイアモンド層で、交互合成ダイアモンド層の平面中に転位を再び方向づける、請求項９に記載の方法。
【請求項１１】
形成しようとする第１合成ダイアモンド層の格子定数を最初に決定する工程をさらに含む、請求項１に記載の方法。
【請求項１２】
形成しようとする第１合成ダイアモンド層の臨界厚さを最初に決定する工程をさらに含む、請求項１に記載の方法。
【請求項１３】
基板と第１合成ダイアモンド間の格子適合または不適合の制御されたレベルを有する単結晶合成ダイアモンドが形成される、請求項１に記載の方法。
【請求項１４】
格子適合の制御されたレベルが、実質的に揃えられた格子定数を有する各第１合成ダイアモンド層および基板を含む、請求項１３に記載の方法。
【請求項１５】
第１合成ダイアモンド層および基板のそれぞれが実質的に格子歪みを有さない、請求項１４に記載の方法。
【請求項１６】
格子不適合の制御されたレベルが、基板の格子定数に揃えられない格子定数を有する第１合成ダイアモンド層を含む、請求項１３に記載の方法。
【請求項１７】
第１合成ダイアモンド層があるレベルの格子歪みを有し、基板が実質的に格子歪みを有さない、請求項１６に記載の方法。
【請求項１８】
第１合成ダイアモンド層が実質的に格子歪みを有さず、基板があるレベルの格子歪みを有する、請求項１６に記載の方法。
【請求項１９】
第１合成ダイアモンド層および基板がそれぞれあるレベルの格子歪みを有し、但し、基板に対する第１合成ダイアモンド層の形成は、効果的ではあるが完全ではないダイアモンド層と基板の格子定数のアライメントをもたらす、請求項１６に記載の方法。
【請求項２０】
第１合成ダイアモンド層が引張下にあり、基板が圧縮下にある、請求項１９に記載の方法。
【請求項２１】
第１合成ダイアモンド層が圧縮下にあり、基板が引張下にある、請求項１９に記載の方法。
【請求項２２】
効果的ではあるが完全ではない格子定数のアライメントが、第１合成ダイアモンド層および基板上で引張および圧縮力を相殺することにより達成される、請求項１９に記載の方法。
【請求項２３】
１以上の不純物の組込みが、ダイアモンド形成過程の間に１以上の不純物を添加することを含む、請求項１に記載の方法。
【請求項２４】
１以上の不純物の組込みが、ダイアモンド形成過程の後に１以上の不純物を添加することを含む、請求項１に記載の方法。
【請求項２５】
基板が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有する純粋ダイアモンド層を含む、請求項１に記載の方法。
【請求項２６】
基板が、高圧、高温法により形成されたダイアモンド層を含む、請求項１に記載の方法。
【請求項２７】
基板が、化学蒸着法により形成されたダイアモンド層を含む、請求項１に記載の方法。
【請求項２８】
ダイアモンド層が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有し、実質的に格子歪みを有さない純粋ダイアモンドに実質的に同じである、請求項２７に記載の方法。
【請求項２９】
基板が、１以上の同位炭素を含む、請求項２７に記載の方法。
【請求項３０】
基板が、１以上の同位炭素および１以上の不純物を含む、請求項２７に記載の方法。
【請求項３１】
１以上の同位炭素が、13Ｃ同位元素を含む、請求項１に記載の方法。
【請求項３２】
１以上の同位炭素が、13Ｃ同位元素および12Ｃ同位元素両方の組合せを含む、請求項１に記載の方法。
【請求項３３】
原子間隔が、12Ｃ同位元素においてよりも13Ｃ同位元素において小さい、請求項３２に記載の方法。
【請求項３４】
１以上の不純物が、１以上の同位炭素の原子サイズよりも大きい原子サイズを有する、請求項１に記載の方法。
【請求項３５】
第１合成ダイアモンド層が、１以上の不純物の使用なしで同様に調製されたダイアモンド層に比べて、１以上の不純物の使用を通して増強された電気的、機械的、または光学的特性を提供する、請求項１に記載の方法。
【請求項３６】
１以上の不純物が、ホウ素、窒素、リチウム、燐、および硫黄からなる群から選択される、請求項１に記載の方法。
【請求項３７】
請求項１に記載の方法により形成された単結晶合成ダイアモンド。
【請求項３８】
ａ）所定の操作用に保証される特定の電気パラメータを有する電気デバイスを設計し、
ｂ）特定の電気パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより電気デバイスを造りだす、
工程を含む、電気デバイスを製造する方法。
【請求項３９】
特定の電気パラメータを有する電気デバイスを設計する工程が、抵抗率、絶縁破壊電圧、担体寿命、電子移動度、正孔移動度、電荷収集距離、バンドギャップ、および耐酸化度からなる群から電気パラメータを選択することを含む、請求項３８に記載の方法。
【請求項４０】
請求項３８に記載の方法により製造された電気デバイス。
【請求項４１】
電気デバイスが、半導体デバイス、電界効果トランジスタ、発光ダイオード、高電圧スイッチ、ｐ−ｎ接合、ショットキーダイオード、外科デバイス接触面、センサー、検出器、電極、フィルタ、および量子計算デバイスからなる群から選択される、請求項４０に記載の電気デバイス。
【請求項４２】
ａ）所定の操作用に保証される特定の光学パラメータを有する光学デバイスを設計し、
ｂ）特定の光学パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより光学デバイスを造りだす、
工程を含む、光学デバイスを製造する方法。
【請求項４３】
特定の光学パラメータを有する光学デバイスを設計する工程が、屈折率、伝達効率、およびバンドギャップからなる群から光学パラメータを選択することを含む、請求項４２に記載の方法。
【請求項４４】
請求項４２に記載の方法により製造された光学デバイス。
【請求項４５】
光学デバイスが、導波路、ウィンドウ、宝石原石、金床、発光ダイオード、およびフィルタからなる群から選択される、請求項４４に記載の光学デバイス。
【請求項４６】
ａ）所定の操作用に保証される特定の機械パラメータを有する産業用デバイスを設計し、
ｂ）特定の機械パラメータに基づく請求項３７に記載の単結晶合成ダイアモンドを形成し、そして
ｃ）単結晶合成ダイアモンドにより機械デバイスを造りだす、
工程を含む、産業用デバイスを製造する方法。
【請求項４７】
特定の機械パラメータを有する産業用デバイスを設計する工程が、硬度、熱膨張、不活性度、耐磨耗性、摩擦、熱伝導度、および耐酸化度からなる群から機械パラメータを選択することを含む、請求項４６に記載の方法。
【請求項４８】
請求項４６に記載の方法により製造された産業用デバイス。
【請求項４９】
産業用デバイスが、刃具、当板、ベアリング、ワイヤーダイ、研磨材、ヒートスプレッダー、ワイヤーダイ、マイクロトーム、およびスペーサからなる群から選択される、請求項４８に記載の産業用デバイス。
【請求項５０】
ａ）１以上の不純物、および
ｂ）１以上の同位炭素、を含み、これらの１以上の同位炭素および１以上の不純物が、化学蒸着法により形成される第１合成ダイアモンド層が所定の格子定数を有するように選択された濃度にある、第１合成ダイアモンド層。
【請求項５１】
所定の格子定数を有する基板をさらに含み、前記第１合成ダイアモンド層は、化学蒸着法により基板上に形成され、基板および第１合成ダイアモンド層は一定レベルの格子歪みを有する第１合成ダイアモンド層を伴う合成単結晶ダイアモンドを形成する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５２】
単結晶合成ダイアモンドにおける第１合成ダイアモンド層および基板が、第１合成ダイアモンド層および基板用に実質的に揃えられた格子定数を提供するために格子適合される、請求項５１に記載の第１合成ダイアモンド層。
【請求項５３】
単結晶合成ダイアモンドにおける第１合成ダイアモンド層および基板が、互いに関連して揃えられない第１合成ダイアモンド層および基板用に格子定数を提供するために格子不適合化される、請求項５１に記載の第１合成ダイアモンド層。
【請求項５４】
１以上の同位炭素が、13Ｃ同位元素を含む、請求項５０に記載の第１合成ダイアモンド層。
【請求項５５】
１以上の同位炭素が、13Ｃ同位元素および12Ｃ同位元素両方の組合せを含む、請求項５０に記載の第１合成ダイアモンド層。
【請求項５６】
原子間隔が、12Ｃ同位元素においてよりも13Ｃ同位元素において小さい、請求項５５に記載の第１合成ダイアモンド層。
【請求項５７】
１以上の不純物が、１以上の同位炭素の原子サイズよりも大きい原子サイズを有する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５８】
第１合成ダイアモンド層が、１以上の不純物の使用なしで同様に調製されるダイアモンド層に比べて、１以上の不純物の使用を通して増強された電気的、機械的、または光学的特性を提供する、請求項５０に記載の第１合成ダイアモンド層。
【請求項５９】
１以上の不純物が、ホウ素、窒素、リチウム、燐、および硫黄からなる群から選択される、請求項５０に記載の第１合成ダイアモンド層。
【請求項６０】
基板が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有する純粋ダイアモンド層を含む、請求項５１に記載の方法。
【請求項６１】
基板が、高圧、高温法により形成されたダイアモンド層を含む、請求項５１に記載の方法。
【請求項６２】
基板が、化学蒸着法により形成されたダイアモンド層を含む、請求項５１に記載の方法。
【請求項６３】
ダイアモンド層が、12Ｃ同位元素約９９％および13Ｃ同位元素約１％を有し、実質的に格子歪みを有さない純粋ダイアモンドに実質的に同じである、請求項６２に記載の方法。
【請求項６４】
ダイアモンドの層が、１以上の同位炭素を含む、請求項６２に記載の方法。
【請求項６５】
ダイアモンドの層が、１以上の同位炭素および１以上の不純物を含む、請求項６４に記載の方法。
【請求項６６】
基板が、第１合成ダイアモンド層における転位の形成を次にもたらす転位を包含する、請求項１に記載の方法。
【請求項６７】
基板が転位を包含し、かつ前記方法が、イオン注入された基板表面上に形成される第１合成ダイアモンド層内の転位の形成を低減するかまたは排除するために適合される圧縮層を形成するために、基板の表面中にイオンを注入する工程をさらに含む、請求項６６に記載の方法。
【請求項６８】
ａ）その上に形成される合成ダイアモンド層内の転位の形成を低減するかまたは排除するために適合される圧縮層を形成するために、基板表面中にイオンを注入し、そして
ｂ）化学蒸着法により基板の圧縮層上に第１合成ダイアモンド層を形成する、
工程を含む合成単結晶ダイアモンドを形成する方法。
【請求項６９】
イオン注入が、実質的に歪みを全く有さない第１合成ダイアモンド層が成長することができるように基板内の転位を再び方向づけする、請求項６８に記載の方法。
【請求項７０】
第１合成ダイアモンド層内に１以上の不純物または１以上の同位炭素、または両方を組み込む工程をさらに含む、請求項６８に記載の方法。
【請求項７１】
対応するレベルの格子歪みを有する所定の格子定数を有する第１合成ダイアモンド層を形成するために１以上の同位炭素および／または１以上の不純物それぞれの濃度を選択する工程をさらに含む、請求項７０に記載の方法。
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What is claimed is:
1. A method of forming a synthetic monocrystalline diamond comprising the steps of:
a) forming on a substrate by a chemical vapor deposition process a first synthetic diamond layer incorporating one or more impurities and one or more carbon isotopes; and
b) selecting concentrations of the one or more carbon isotopes and the one or more impurities during the formation of the first synthetic diamond layer, in order to form the first synthetic diamond layer with a predetermined lattice constant having a conesponding level of lattice strain.
2. The method of claim 1, wherein the step of forming the first synthetic diamond layer comprises expanding atomic spacing of the first synthetic diamond layer by incoφorating the one or more impurities and contracting atomic spacing of the first synthetic diamond layer by incoφorating the one or more carbon isotopes.
3. The method of claim 2, wherein the expanding effect of incoφorating the one or more impurities introduces lattice strain to the formed first synthetic diamond layer.
4. The method of claim 2, wherein the step of selecting the concentrations of the one or more carbon isotopes and the one or more impurities comprises counteracting the expanding effect of incoφorating the one or more impurities with the contracting effect of incoφorating the one or more carbon isotopes in forming the first synthetic diamond layer such that the lattice strain introduced to the first synthetic diamond layer during its formation is either tailored to a specific level or substantially eliminated.
5. The method of claim 1, wherein the level of lattice strain coπesponds to how much the lattice constant of the first synthetic diamond layer varies from a lattice constant of natural diamond.
6. The method of claim 5, wherein a ratio comprised of a difference between the lattice constant of the first synthetic diamond layer and the lattice constant of pure diamond over the lattice constant of pure diamond is used in determining a critical thickness that the first synthetic diamond layer can be formed to without damaging the layer.
7. The method of claim 6, wherein the critical thickness of the first synthetic diamond layer decreases as the concentration of the one or more impurities increases in the diamond layer.
8. The method of claim 6, wherein the critical thickness of the first synthetic diamond layer is the level which if exceeded results in dislocations in the diamond structure followed by a fracturing of the diamond structure.
9. The method of claim 8, wherein the formation of the dislocations in the first synthetic diamond layer can be lessened or eliminated by further forming by a chemical vapor deposition process a series of synthetic diamond layers that alternate in tension and compression thereon.
10. The method of claim 9, wherein the series of alternating synthetic diamond layers would redirect the dislocations into the plane of the alternating synthetic diamond layers such that one or more second synthetic diamond layers could be grown by a chemical vapor deposition process onto the first synthetic diamond layer and have substantially no strain.
11. The method of claim 1 , further comprising the step of initially determining the lattice constant of the first synthetic diamond layer to be formed.
12. The method of claim 1, further comprising the step of initially determining a critical thickness of the first synthetic diamond layer to be formed.
13. The method of claim 1, wherein the monocrystalline synthetic diamond is formed having a controlled level of lattice match or mismatch between the substrate and the first synthetic diamond.
14. The method of claim 13, wherein the controlled level of lattice match comprises each of the first synthetic diamond layer and the substrate having substantially aligned lattice constants.
15. The method of claim 14, wherein each of the first synthetic diamond layer and the substrate have substantially no lattice strain.
16. The method of claim 13, wherein the controlled level of lattice mismatch comprises the first synthetic diamond layer having a lattice constant that is not aligned with a lattice constant of the substrate.
17. The method of claim 16, wherein the first synthetic diamond layer has a level of lattice strain and the substrate has substantially no lattice strain.
18. The method of claim 16, wherein the first synthetic diamond layer has substantially no lattice strain and the substrate has a level of lattice strain.
19. The method of claim 16, wherein the first synthetic diamond layer and the substrate each have a level of lattice strain, but the formation of the first synthetic diamond layer to the substrate results in effectively but not literally aligning the lattice constants of the diamond layer and the substrate.
20. The method of claim 19, wherein the first synthetic diamond layer is under tension and the substrate is under compression.
21. The method of claim 19, wherein the first synthetic diamond layer is under compression and the substrate is under tension.
22. The method of claim 19, wherein the effective but not literal alignment of the lattice constants is attained by counteracting tensile and compressive forces on the first synthetic diamond layer and the substrate.
23. The method of claim 1, wherein the incoφoration of one or more impurities comprises adding the one or more impurities during the diamond formation process.
24. The method of claim 1, wherein the incoφoration of one or more impurities comprises adding the one or more impurities after the diamond formation process.
25. The method of claim 1, wherein the substrate comprises a layer of pure diamond having about 99%> 12C isotope and about l%o 13C isotope.
26. The method of claim 1 , wherein the substrate comprises a layer of diamond formed by a high pressure, high temperature process.
27. The method of claim 1 , wherein the substrate comprises a layer of diamond formed by a chemical vapor deposition process.
28. The method of claim 27, wherein the layer of diamond is substantially similar to pure diamond having about 99%> 12C isotope and about 1%> 13C isotope and substantially no lattice strain.
29. The method of claim 27, wherein the substrate comprises one or more carbon isotopes.
30. The method of claim 27, wherein the substrate comprises one or more carbon isotopes and one or more impurities.
31. The method of claim 1 , wherein the one or more carbon isotopes comprises l 3C isotope.
32. The method of claim 1, wherein the one or more carbon isotopes comprises a combination of both 13C isotope and 12C isotope.
33. The method of claim 32, wherein the atomic spacing is smaller in the
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C isotope than in the C isotope.
34. The method of claim 1 , wherein the one or more impurities has an atomic size that is larger than an atomic size of the one or more carbon isotopes.
35. The method of claim 1, wherein the first synthetic diamond layer provides enhanced electrical, mechanical, or optical properties through the use of the one or more impurities as compared to a diamond layer similarly prepared without the use of the one or more impurities.
36. The method of claim 1 , wherein the one or more impurities is selected from a group consisting of boron, nitrogen, lithium, phosphorous, and sulfur.
37. A monocrystalline synthetic diamond formed according to the method of claim 1.
38. A method of fabricating an electrical device, comprising the steps of: a) designing the electrical device having specific electrical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific electrical parameters; and
c) creating the electrical device with the monocrystalline synthetic diamond.
39. The method of claim 38, wherein the step of designing the electrical device having specific electrical parameters comprises selecting electrical parameters from the group consisting of resistivity, breakdown voltage, canier lifetime, electron mobility, hole mobility, charge collection distance, bandgap, and oxidation resistivity. 40. An electrical device fabricated according to the method of claim 38.
41. The electrical device of claim 40, wherein the electrical device is selected from the group consisting of semiconductor devices, field effect transistors, light emitting diodes, high voltage switches, p-n junctions, Schottky diodes, surgical device contact surfaces, sensors, detectors, electrodes, filters, and quantum computing devices.
42. A method of fabricating an optical device, comprising the steps of:
a) designing the optical device having specific optical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific optical parameters; and
c) creating the optical device with the monocrystalline synthetic diamond. 43. The method of claim 42, wherein the step of designing the optical device having specific optical parameters comprises selecting optical parameters from the group consisting of index of refraction, transmission efficiency, and bandgap.
44. An optical device fabricated according to the method of claim 42.
45. The optical device of claim 44, wherein the optical device is selected from the group consisting of waveguides, windows, gemstones, anvils, light emitting diodes, and filters.
46. A method of fabricating an industrial device, comprising the steps of: a) designing the industrial device having specific mechanical parameters that are wananted for a predetermined operation;
b) forming the monocrystalline synthetic diamond of claim 37 based upon the specific mechanical parameters; and
c) creating the mechanical device with the monocrystalline synthetic diamond.
47. The method of claim 46, wherein the step of designing the industrial device having specific mechanical parameters comprises selecting mechanical parameters from the group consisting of hardness, thermal expansion, inertness, wear resistance, friction, thermal conductivity, and oxidation resistivity.
48. An industrial device fabricated according to the method of claim 46.
49. The industrial device of claim 48, wherein the industrial device is selected from the group consisting of cutting tools, wear plates, bearings, wire dies, abrasives, heat spreaders, wire dies, microtomes, and spacers.
50. A first synthetic diamond layer, the layer comprising: a) one or more impurities; and
b) one or more carbon isotopes, the one or more carbon isotopes and the one or more impurities in selected concentrations such that the first synthetic diamond layer formed by a chemical vapor deposition process has a predetermined lattice constant.
51. The first synthetic diamond layer of claim 50, further comprising a substrate having a given lattice constant, the first synthetic diamond layer formed on the substrate by a chemical vapor deposition process, the substrate and the first synthetic diamond layer forming a synthetic monocrystalline diamond with the first synthetic diamond layer having a level of lattice strain.
52. The first synthetic diamond layer of claim 51, wherein the first synthetic diamond layer and the substrate in the monocrystalline synthetic diamond are lattice matched so as to provide substantially aligned lattice constants for the first synthetic diamond layer and the substrate.
53. The first synthetic diamond layer of claim 51, wherein the first synthetic diamond layer and the substrate in the monocrystalline synthetic diamond are lattice mismatched so as to provide lattice constants for the first synthetic diamond layer and the substrate that are not aligned in relation to each other.
54. The first synthetic diamond layer of claim 50, wherein the one or more carbon isotopes comprises 13C isotope.
55. The first synthetic diamond layer of claim 50, wherein the one or more carbon isotopes comprises a combination of both 13C isotope and 1 C isotope.
56. The first synthetic diamond layer of claim 55, wherein the atomic
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spacing is smaller in the C isotope than in the C isotope.
57. The first synthetic diamond layer of claim 50, wherein the one or more impurities has an atomic size that is larger than an atomic size of the one or more carbon isotopes.
58. The first synthetic diamond layer of claim 50, wherein the first synthetic diamond layer provides enhanced electrical, mechanical, or optical properties through the use of the one or more impurities as compared to a diamond layer similarly prepared without the use of the one or more impurities.
59. The first synthetic diamond layer of claim 50, wherein the one or more impurities is selected from a group consisting of boron, nitrogen, lithium,
phosphorous, and sulfur.
60. The method of claim 51 , wherein the substrate comprises a layer of pure diamond having about 99%> 12C isotope and about 1%> ' C isotope.
61. The method of claim 51 , wherein the substrate comprises a layer of diamond formed by a high pressure, high temperature process.
62. The method of claim 51, wherein the substrate comprises a layer of diamond formed by a chemical vapor deposition process.
63. The method of claim 62, wherein the layer of diamond is substantially
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similar to pure diamond having about 99%> C isotope and about 1%> C isotope and substantially no lattice strain.
64. The method of claim 62, wherein the layer of diamond comprises one or more carbon isotopes.
65. The method of claim 64, wherein the layer of diamond comprises one or more carbon isotopes and one or more impurities.
66. The method of claim 1, wherein the substrate includes dislocations, which in turn lead to the formation of dislocations in the first synthetic diamond layer.
67. The method of claim 66, wherein the substrate includes dislocations and the method further comprises the step of implanting ions into a surface of the substrate so as to form a compression layer adapted to lessen or eliminate the formation of the dislocations within the first synthetic diamond layer formed on the implanted substrate surface.
68. A method of forming a synthetic monocrystalline diamond comprising the steps of:
a) implanting ions into a substrate surface so as to form a compression layer adapted to lessen or eliminate the formation of dislocations within a synthetic diamond layer formed thereon; and
b) forming a first synthetic diamond layer on the compression layer of the substrate by a chemical vapor deposition process.
69. The method of claim 68, wherein the ion implantation redirects dislocations within the substrate such that the first synthetic diamond layer can be grown having substantially no strain.
70. The method of claim 68, further comprising the step of incoφorating one or more impurities or one or more carbon isotopes, or both, within the first synthetic diamond layer.
71. The method of claim 70, further comprising the step of selecting respective concentrations of the one or more carbon isotopes and/or the one or more impurities in order to form the first synthetic diamond layer with a predetermined lattice constant having a conesponding level of lattice strain.
「特表2006-512270およびWO2004059046より引用」
